verilog/gl/user_project_wrapper.v

/* Generated by Yosys 0.12+45 (git sha1 UNKNOWN, gcc 8.3.1 -fPIC -Os) */

module user_project_wrapper(wb_clk_i, wb_rst_i, wbs_stb_i, wbs_cyc_i, wbs_we_i, wbs_sel_i, wbs_dat_i, wbs_adr_i, wbs_ack_o, wbs_dat_o, la_data_in, la_data_out, la_oenb, io_in, io_out, io_oeb, analog_io, user_clock2, user_irq);
  wire _0_;
  wire _1_;
  wire _2_;
  wire _3_;
  wire _4_;
  wire _5_;
  wire _6_;
  wire _7_;
  wire _8_;
  inout [28:0] analog_io;
  input [37:0] io_in;
  output [37:0] io_oeb;
  output [37:0] io_out;
  input [127:0] la_data_in;
  output [127:0] la_data_out;
  input [127:0] la_oenb;
  wire rst_n;
  wire s0_wb_ack_o;
  wire \s0_wb_adr_i[0] ;
  wire \s0_wb_adr_i[1] ;
  wire \s0_wb_adr_i[2] ;
  wire \s0_wb_adr_i[3] ;
  wire \s0_wb_adr_i[4] ;
  wire \s0_wb_adr_i[5] ;
  wire \s0_wb_adr_i[6] ;
  wire \s0_wb_adr_i[7] ;
  wire s0_wb_cyc_i;
  wire \s0_wb_dat_i[0] ;
  wire \s0_wb_dat_i[10] ;
  wire \s0_wb_dat_i[11] ;
  wire \s0_wb_dat_i[12] ;
  wire \s0_wb_dat_i[13] ;
  wire \s0_wb_dat_i[14] ;
  wire \s0_wb_dat_i[15] ;
  wire \s0_wb_dat_i[16] ;
  wire \s0_wb_dat_i[17] ;
  wire \s0_wb_dat_i[18] ;
  wire \s0_wb_dat_i[19] ;
  wire \s0_wb_dat_i[1] ;
  wire \s0_wb_dat_i[20] ;
  wire \s0_wb_dat_i[21] ;
  wire \s0_wb_dat_i[22] ;
  wire \s0_wb_dat_i[23] ;
  wire \s0_wb_dat_i[24] ;
  wire \s0_wb_dat_i[25] ;
  wire \s0_wb_dat_i[26] ;
  wire \s0_wb_dat_i[27] ;
  wire \s0_wb_dat_i[28] ;
  wire \s0_wb_dat_i[29] ;
  wire \s0_wb_dat_i[2] ;
  wire \s0_wb_dat_i[30] ;
  wire \s0_wb_dat_i[31] ;
  wire \s0_wb_dat_i[3] ;
  wire \s0_wb_dat_i[4] ;
  wire \s0_wb_dat_i[5] ;
  wire \s0_wb_dat_i[6] ;
  wire \s0_wb_dat_i[7] ;
  wire \s0_wb_dat_i[8] ;
  wire \s0_wb_dat_i[9] ;
  wire \s0_wb_dat_o[0] ;
  wire \s0_wb_dat_o[10] ;
  wire \s0_wb_dat_o[11] ;
  wire \s0_wb_dat_o[12] ;
  wire \s0_wb_dat_o[13] ;
  wire \s0_wb_dat_o[14] ;
  wire \s0_wb_dat_o[15] ;
  wire \s0_wb_dat_o[16] ;
  wire \s0_wb_dat_o[17] ;
  wire \s0_wb_dat_o[18] ;
  wire \s0_wb_dat_o[19] ;
  wire \s0_wb_dat_o[1] ;
  wire \s0_wb_dat_o[20] ;
  wire \s0_wb_dat_o[21] ;
  wire \s0_wb_dat_o[22] ;
  wire \s0_wb_dat_o[23] ;
  wire \s0_wb_dat_o[24] ;
  wire \s0_wb_dat_o[25] ;
  wire \s0_wb_dat_o[26] ;
  wire \s0_wb_dat_o[27] ;
  wire \s0_wb_dat_o[28] ;
  wire \s0_wb_dat_o[29] ;
  wire \s0_wb_dat_o[2] ;
  wire \s0_wb_dat_o[30] ;
  wire \s0_wb_dat_o[31] ;
  wire \s0_wb_dat_o[3] ;
  wire \s0_wb_dat_o[4] ;
  wire \s0_wb_dat_o[5] ;
  wire \s0_wb_dat_o[6] ;
  wire \s0_wb_dat_o[7] ;
  wire \s0_wb_dat_o[8] ;
  wire \s0_wb_dat_o[9] ;
  wire \s0_wb_sel_i[0] ;
  wire \s0_wb_sel_i[1] ;
  wire \s0_wb_sel_i[2] ;
  wire \s0_wb_sel_i[3] ;
  wire s0_wb_stb_i;
  wire s0_wb_we_i;
  wire s1_wb_ack_o;
  wire \s1_wb_adr_i[0] ;
  wire \s1_wb_adr_i[1] ;
  wire s1_wb_cyc_i;
  wire \s1_wb_dat_i[0] ;
  wire \s1_wb_dat_i[10] ;
  wire \s1_wb_dat_i[11] ;
  wire \s1_wb_dat_i[12] ;
  wire \s1_wb_dat_i[13] ;
  wire \s1_wb_dat_i[14] ;
  wire \s1_wb_dat_i[15] ;
  wire \s1_wb_dat_i[16] ;
  wire \s1_wb_dat_i[17] ;
  wire \s1_wb_dat_i[18] ;
  wire \s1_wb_dat_i[19] ;
  wire \s1_wb_dat_i[1] ;
  wire \s1_wb_dat_i[20] ;
  wire \s1_wb_dat_i[21] ;
  wire \s1_wb_dat_i[22] ;
  wire \s1_wb_dat_i[23] ;
  wire \s1_wb_dat_i[24] ;
  wire \s1_wb_dat_i[25] ;
  wire \s1_wb_dat_i[26] ;
  wire \s1_wb_dat_i[27] ;
  wire \s1_wb_dat_i[28] ;
  wire \s1_wb_dat_i[29] ;
  wire \s1_wb_dat_i[2] ;
  wire \s1_wb_dat_i[30] ;
  wire \s1_wb_dat_i[31] ;
  wire \s1_wb_dat_i[3] ;
  wire \s1_wb_dat_i[4] ;
  wire \s1_wb_dat_i[5] ;
  wire \s1_wb_dat_i[6] ;
  wire \s1_wb_dat_i[7] ;
  wire \s1_wb_dat_i[8] ;
  wire \s1_wb_dat_i[9] ;
  wire \s1_wb_dat_o[0] ;
  wire \s1_wb_dat_o[10] ;
  wire \s1_wb_dat_o[11] ;
  wire \s1_wb_dat_o[12] ;
  wire \s1_wb_dat_o[13] ;
  wire \s1_wb_dat_o[14] ;
  wire \s1_wb_dat_o[15] ;
  wire \s1_wb_dat_o[16] ;
  wire \s1_wb_dat_o[17] ;
  wire \s1_wb_dat_o[18] ;
  wire \s1_wb_dat_o[19] ;
  wire \s1_wb_dat_o[1] ;
  wire \s1_wb_dat_o[20] ;
  wire \s1_wb_dat_o[21] ;
  wire \s1_wb_dat_o[22] ;
  wire \s1_wb_dat_o[23] ;
  wire \s1_wb_dat_o[24] ;
  wire \s1_wb_dat_o[25] ;
  wire \s1_wb_dat_o[26] ;
  wire \s1_wb_dat_o[27] ;
  wire \s1_wb_dat_o[28] ;
  wire \s1_wb_dat_o[29] ;
  wire \s1_wb_dat_o[2] ;
  wire \s1_wb_dat_o[30] ;
  wire \s1_wb_dat_o[31] ;
  wire \s1_wb_dat_o[3] ;
  wire \s1_wb_dat_o[4] ;
  wire \s1_wb_dat_o[5] ;
  wire \s1_wb_dat_o[6] ;
  wire \s1_wb_dat_o[7] ;
  wire \s1_wb_dat_o[8] ;
  wire \s1_wb_dat_o[9] ;
  wire \s1_wb_sel_i[0] ;
  wire \s1_wb_sel_i[1] ;
  wire \s1_wb_sel_i[2] ;
  wire \s1_wb_sel_i[3] ;
  wire s1_wb_stb_i;
  wire s1_wb_we_i;
  wire \sram_addr_a[0] ;
  wire \sram_addr_a[1] ;
  wire \sram_addr_a[2] ;
  wire \sram_addr_a[3] ;
  wire \sram_addr_a[4] ;
  wire \sram_addr_a[5] ;
  wire \sram_addr_a[6] ;
  wire \sram_addr_a[7] ;
  wire \sram_addr_b[0] ;
  wire \sram_addr_b[1] ;
  wire \sram_addr_b[2] ;
  wire \sram_addr_b[3] ;
  wire \sram_addr_b[4] ;
  wire \sram_addr_b[5] ;
  wire \sram_addr_b[6] ;
  wire \sram_addr_b[7] ;
  wire sram_clk_a;
  wire sram_clk_b;
  wire sram_csb_a;
  wire sram_csb_b;
  wire \sram_din_b[0] ;
  wire \sram_din_b[10] ;
  wire \sram_din_b[11] ;
  wire \sram_din_b[12] ;
  wire \sram_din_b[13] ;
  wire \sram_din_b[14] ;
  wire \sram_din_b[15] ;
  wire \sram_din_b[16] ;
  wire \sram_din_b[17] ;
  wire \sram_din_b[18] ;
  wire \sram_din_b[19] ;
  wire \sram_din_b[1] ;
  wire \sram_din_b[20] ;
  wire \sram_din_b[21] ;
  wire \sram_din_b[22] ;
  wire \sram_din_b[23] ;
  wire \sram_din_b[24] ;
  wire \sram_din_b[25] ;
  wire \sram_din_b[26] ;
  wire \sram_din_b[27] ;
  wire \sram_din_b[28] ;
  wire \sram_din_b[29] ;
  wire \sram_din_b[2] ;
  wire \sram_din_b[30] ;
  wire \sram_din_b[31] ;
  wire \sram_din_b[3] ;
  wire \sram_din_b[4] ;
  wire \sram_din_b[5] ;
  wire \sram_din_b[6] ;
  wire \sram_din_b[7] ;
  wire \sram_din_b[8] ;
  wire \sram_din_b[9] ;
  wire \sram_dout_a[0] ;
  wire \sram_dout_a[10] ;
  wire \sram_dout_a[11] ;
  wire \sram_dout_a[12] ;
  wire \sram_dout_a[13] ;
  wire \sram_dout_a[14] ;
  wire \sram_dout_a[15] ;
  wire \sram_dout_a[16] ;
  wire \sram_dout_a[17] ;
  wire \sram_dout_a[18] ;
  wire \sram_dout_a[19] ;
  wire \sram_dout_a[1] ;
  wire \sram_dout_a[20] ;
  wire \sram_dout_a[21] ;
  wire \sram_dout_a[22] ;
  wire \sram_dout_a[23] ;
  wire \sram_dout_a[24] ;
  wire \sram_dout_a[25] ;
  wire \sram_dout_a[26] ;
  wire \sram_dout_a[27] ;
  wire \sram_dout_a[28] ;
  wire \sram_dout_a[29] ;
  wire \sram_dout_a[2] ;
  wire \sram_dout_a[30] ;
  wire \sram_dout_a[31] ;
  wire \sram_dout_a[3] ;
  wire \sram_dout_a[4] ;
  wire \sram_dout_a[5] ;
  wire \sram_dout_a[6] ;
  wire \sram_dout_a[7] ;
  wire \sram_dout_a[8] ;
  wire \sram_dout_a[9] ;
  wire \sram_mask_b[0] ;
  wire \sram_mask_b[1] ;
  wire \sram_mask_b[2] ;
  wire \sram_mask_b[3] ;
  wire sram_web_b;
  input user_clock2;
  output [2:0] user_irq;
  input wb_clk_i;
  input wb_rst_i;
  output wbs_ack_o;
  input [31:0] wbs_adr_i;
  input wbs_cyc_i;
  input [31:0] wbs_dat_i;
  output [31:0] wbs_dat_o;
  input [3:0] wbs_sel_i;
  input wbs_stb_i;
  input wbs_we_i;
  \$not  _9_ (
    .A(wb_rst_i),
    .Y(rst_n)
  );
  wb_interconnect \interconnect  (
    .clk_i(wb_clk_i),
    .m0_wb_ack_o(wbs_ack_o),
    .m0_wb_adr_i(wbs_adr_i),
    .m0_wb_cyc_i(wbs_cyc_i),
    .m0_wb_dat_i(wbs_dat_i),
    .m0_wb_dat_o(wbs_dat_o),
    .m0_wb_sel_i(wbs_sel_i),
    .m0_wb_stb_i(wbs_stb_i),
    .m0_wb_we_i(wbs_we_i),
    .rst_n(rst_n),
    .s0_wb_ack_i(s0_wb_ack_o),
    .s0_wb_adr_o({ _7_, \s0_wb_adr_i[7] , \s0_wb_adr_i[6] , \s0_wb_adr_i[5] , \s0_wb_adr_i[4] , \s0_wb_adr_i[3] , \s0_wb_adr_i[2] , \s0_wb_adr_i[1] , \s0_wb_adr_i[0]  }),
    .s0_wb_cyc_o(s0_wb_cyc_i),
    .s0_wb_dat_i({ \s0_wb_dat_o[31] , \s0_wb_dat_o[30] , \s0_wb_dat_o[29] , \s0_wb_dat_o[28] , \s0_wb_dat_o[27] , \s0_wb_dat_o[26] , \s0_wb_dat_o[25] , \s0_wb_dat_o[24] , \s0_wb_dat_o[23] , \s0_wb_dat_o[22] , \s0_wb_dat_o[21] , \s0_wb_dat_o[20] , \s0_wb_dat_o[19] , \s0_wb_dat_o[18] , \s0_wb_dat_o[17] , \s0_wb_dat_o[16] , \s0_wb_dat_o[15] , \s0_wb_dat_o[14] , \s0_wb_dat_o[13] , \s0_wb_dat_o[12] , \s0_wb_dat_o[11] , \s0_wb_dat_o[10] , \s0_wb_dat_o[9] , \s0_wb_dat_o[8] , \s0_wb_dat_o[7] , \s0_wb_dat_o[6] , \s0_wb_dat_o[5] , \s0_wb_dat_o[4] , \s0_wb_dat_o[3] , \s0_wb_dat_o[2] , \s0_wb_dat_o[1] , \s0_wb_dat_o[0]  }),
    .s0_wb_dat_o({ \s0_wb_dat_i[31] , \s0_wb_dat_i[30] , \s0_wb_dat_i[29] , \s0_wb_dat_i[28] , \s0_wb_dat_i[27] , \s0_wb_dat_i[26] , \s0_wb_dat_i[25] , \s0_wb_dat_i[24] , \s0_wb_dat_i[23] , \s0_wb_dat_i[22] , \s0_wb_dat_i[21] , \s0_wb_dat_i[20] , \s0_wb_dat_i[19] , \s0_wb_dat_i[18] , \s0_wb_dat_i[17] , \s0_wb_dat_i[16] , \s0_wb_dat_i[15] , \s0_wb_dat_i[14] , \s0_wb_dat_i[13] , \s0_wb_dat_i[12] , \s0_wb_dat_i[11] , \s0_wb_dat_i[10] , \s0_wb_dat_i[9] , \s0_wb_dat_i[8] , \s0_wb_dat_i[7] , \s0_wb_dat_i[6] , \s0_wb_dat_i[5] , \s0_wb_dat_i[4] , \s0_wb_dat_i[3] , \s0_wb_dat_i[2] , \s0_wb_dat_i[1] , \s0_wb_dat_i[0]  }),
    .s0_wb_sel_o({ \s0_wb_sel_i[3] , \s0_wb_sel_i[2] , \s0_wb_sel_i[1] , \s0_wb_sel_i[0]  }),
    .s0_wb_stb_o(s0_wb_stb_i),
    .s0_wb_we_o(s0_wb_we_i),
    .s1_wb_ack_i(s1_wb_ack_o),
    .s1_wb_adr_o({ _6_, _5_, _4_, _3_, _2_, _1_, _0_, \s1_wb_adr_i[1] , \s1_wb_adr_i[0]  }),
    .s1_wb_cyc_o(s1_wb_cyc_i),
    .s1_wb_dat_i({ \s1_wb_dat_o[31] , \s1_wb_dat_o[30] , \s1_wb_dat_o[29] , \s1_wb_dat_o[28] , \s1_wb_dat_o[27] , \s1_wb_dat_o[26] , \s1_wb_dat_o[25] , \s1_wb_dat_o[24] , \s1_wb_dat_o[23] , \s1_wb_dat_o[22] , \s1_wb_dat_o[21] , \s1_wb_dat_o[20] , \s1_wb_dat_o[19] , \s1_wb_dat_o[18] , \s1_wb_dat_o[17] , \s1_wb_dat_o[16] , \s1_wb_dat_o[15] , \s1_wb_dat_o[14] , \s1_wb_dat_o[13] , \s1_wb_dat_o[12] , \s1_wb_dat_o[11] , \s1_wb_dat_o[10] , \s1_wb_dat_o[9] , \s1_wb_dat_o[8] , \s1_wb_dat_o[7] , \s1_wb_dat_o[6] , \s1_wb_dat_o[5] , \s1_wb_dat_o[4] , \s1_wb_dat_o[3] , \s1_wb_dat_o[2] , \s1_wb_dat_o[1] , \s1_wb_dat_o[0]  }),
    .s1_wb_dat_o({ \s1_wb_dat_i[31] , \s1_wb_dat_i[30] , \s1_wb_dat_i[29] , \s1_wb_dat_i[28] , \s1_wb_dat_i[27] , \s1_wb_dat_i[26] , \s1_wb_dat_i[25] , \s1_wb_dat_i[24] , \s1_wb_dat_i[23] , \s1_wb_dat_i[22] , \s1_wb_dat_i[21] , \s1_wb_dat_i[20] , \s1_wb_dat_i[19] , \s1_wb_dat_i[18] , \s1_wb_dat_i[17] , \s1_wb_dat_i[16] , \s1_wb_dat_i[15] , \s1_wb_dat_i[14] , \s1_wb_dat_i[13] , \s1_wb_dat_i[12] , \s1_wb_dat_i[11] , \s1_wb_dat_i[10] , \s1_wb_dat_i[9] , \s1_wb_dat_i[8] , \s1_wb_dat_i[7] , \s1_wb_dat_i[6] , \s1_wb_dat_i[5] , \s1_wb_dat_i[4] , \s1_wb_dat_i[3] , \s1_wb_dat_i[2] , \s1_wb_dat_i[1] , \s1_wb_dat_i[0]  }),
    .s1_wb_sel_o({ \s1_wb_sel_i[3] , \s1_wb_sel_i[2] , \s1_wb_sel_i[1] , \s1_wb_sel_i[0]  }),
    .s1_wb_stb_o(s1_wb_stb_i),
    .s1_wb_we_o(s1_wb_we_i)
  );
  sky130_sram_1kbyte_1rw1r_32x256_8 u_sram1_1kb (
    .addr0({ \sram_addr_b[7] , \sram_addr_b[6] , \sram_addr_b[5] , \sram_addr_b[4] , \sram_addr_b[3] , \sram_addr_b[2] , \sram_addr_b[1] , \sram_addr_b[0]  }),
    .addr1({ \sram_addr_a[7] , \sram_addr_a[6] , \sram_addr_a[5] , \sram_addr_a[4] , \sram_addr_a[3] , \sram_addr_a[2] , \sram_addr_a[1] , \sram_addr_a[0]  }),
    .clk0(wb_clk_i),
    .clk1(wb_clk_i),
    .csb0(sram_csb_b),
    .csb1(sram_csb_a),
    .din0({ \sram_din_b[31] , \sram_din_b[30] , \sram_din_b[29] , \sram_din_b[28] , \sram_din_b[27] , \sram_din_b[26] , \sram_din_b[25] , \sram_din_b[24] , \sram_din_b[23] , \sram_din_b[22] , \sram_din_b[21] , \sram_din_b[20] , \sram_din_b[19] , \sram_din_b[18] , \sram_din_b[17] , \sram_din_b[16] , \sram_din_b[15] , \sram_din_b[14] , \sram_din_b[13] , \sram_din_b[12] , \sram_din_b[11] , \sram_din_b[10] , \sram_din_b[9] , \sram_din_b[8] , \sram_din_b[7] , \sram_din_b[6] , \sram_din_b[5] , \sram_din_b[4] , \sram_din_b[3] , \sram_din_b[2] , \sram_din_b[1] , \sram_din_b[0]  }),
    .dout1({ \sram_dout_a[31] , \sram_dout_a[30] , \sram_dout_a[29] , \sram_dout_a[28] , \sram_dout_a[27] , \sram_dout_a[26] , \sram_dout_a[25] , \sram_dout_a[24] , \sram_dout_a[23] , \sram_dout_a[22] , \sram_dout_a[21] , \sram_dout_a[20] , \sram_dout_a[19] , \sram_dout_a[18] , \sram_dout_a[17] , \sram_dout_a[16] , \sram_dout_a[15] , \sram_dout_a[14] , \sram_dout_a[13] , \sram_dout_a[12] , \sram_dout_a[11] , \sram_dout_a[10] , \sram_dout_a[9] , \sram_dout_a[8] , \sram_dout_a[7] , \sram_dout_a[6] , \sram_dout_a[5] , \sram_dout_a[4] , \sram_dout_a[3] , \sram_dout_a[2] , \sram_dout_a[1] , \sram_dout_a[0]  }),
    .web0(sram_web_b),
    .wmask0({ \sram_mask_b[3] , \sram_mask_b[2] , \sram_mask_b[1] , \sram_mask_b[0]  })
  );
  sram_wb_wrapper wb_wrapper0 (
    .rst_n(rst_n),
    .sram_addr_a({ \sram_addr_a[7] , \sram_addr_a[6] , \sram_addr_a[5] , \sram_addr_a[4] , \sram_addr_a[3] , \sram_addr_a[2] , \sram_addr_a[1] , \sram_addr_a[0]  }),
    .sram_addr_b({ \sram_addr_b[7] , \sram_addr_b[6] , \sram_addr_b[5] , \sram_addr_b[4] , \sram_addr_b[3] , \sram_addr_b[2] , \sram_addr_b[1] , \sram_addr_b[0]  }),
    .sram_csb_a(sram_csb_a),
    .sram_csb_b(sram_csb_b),
    .sram_din_b({ \sram_din_b[31] , \sram_din_b[30] , \sram_din_b[29] , \sram_din_b[28] , \sram_din_b[27] , \sram_din_b[26] , \sram_din_b[25] , \sram_din_b[24] , \sram_din_b[23] , \sram_din_b[22] , \sram_din_b[21] , \sram_din_b[20] , \sram_din_b[19] , \sram_din_b[18] , \sram_din_b[17] , \sram_din_b[16] , \sram_din_b[15] , \sram_din_b[14] , \sram_din_b[13] , \sram_din_b[12] , \sram_din_b[11] , \sram_din_b[10] , \sram_din_b[9] , \sram_din_b[8] , \sram_din_b[7] , \sram_din_b[6] , \sram_din_b[5] , \sram_din_b[4] , \sram_din_b[3] , \sram_din_b[2] , \sram_din_b[1] , \sram_din_b[0]  }),
    .sram_mask_b({ \sram_mask_b[3] , \sram_mask_b[2] , \sram_mask_b[1] , \sram_mask_b[0]  }),
    .sram_web_b(sram_web_b),
    .wb_ack_o(s0_wb_ack_o),
    .wb_adr_i({ \s0_wb_adr_i[7] , \s0_wb_adr_i[6] , \s0_wb_adr_i[5] , \s0_wb_adr_i[4] , \s0_wb_adr_i[3] , \s0_wb_adr_i[2] , \s0_wb_adr_i[1] , \s0_wb_adr_i[0]  }),
    .wb_clk_i(wb_clk_i),
    .wb_cyc_i(s0_wb_cyc_i),
    .wb_dat_i({ \s0_wb_dat_i[31] , \s0_wb_dat_i[30] , \s0_wb_dat_i[29] , \s0_wb_dat_i[28] , \s0_wb_dat_i[27] , \s0_wb_dat_i[26] , \s0_wb_dat_i[25] , \s0_wb_dat_i[24] , \s0_wb_dat_i[23] , \s0_wb_dat_i[22] , \s0_wb_dat_i[21] , \s0_wb_dat_i[20] , \s0_wb_dat_i[19] , \s0_wb_dat_i[18] , \s0_wb_dat_i[17] , \s0_wb_dat_i[16] , \s0_wb_dat_i[15] , \s0_wb_dat_i[14] , \s0_wb_dat_i[13] , \s0_wb_dat_i[12] , \s0_wb_dat_i[11] , \s0_wb_dat_i[10] , \s0_wb_dat_i[9] , \s0_wb_dat_i[8] , \s0_wb_dat_i[7] , \s0_wb_dat_i[6] , \s0_wb_dat_i[5] , \s0_wb_dat_i[4] , \s0_wb_dat_i[3] , \s0_wb_dat_i[2] , \s0_wb_dat_i[1] , \s0_wb_dat_i[0]  }),
    .wb_sel_i({ \s0_wb_sel_i[3] , \s0_wb_sel_i[2] , \s0_wb_sel_i[1] , \s0_wb_sel_i[0]  }),
    .wb_stb_i(s0_wb_stb_i),
    .wb_we_i(s0_wb_we_i)
  );
  wbuart wbuart_dut (
    .i_clk(wb_clk_i),
    .i_cts_n(1'b0),
    .i_reset(wb_rst_i),
    .i_uart_rx(io_in[15]),
    .i_wb_addr({ \s1_wb_adr_i[1] , \s1_wb_adr_i[0]  }),
    .i_wb_cyc(s1_wb_cyc_i),
    .i_wb_data({ \s1_wb_dat_i[31] , \s1_wb_dat_i[30] , \s1_wb_dat_i[29] , \s1_wb_dat_i[28] , \s1_wb_dat_i[27] , \s1_wb_dat_i[26] , \s1_wb_dat_i[25] , \s1_wb_dat_i[24] , \s1_wb_dat_i[23] , \s1_wb_dat_i[22] , \s1_wb_dat_i[21] , \s1_wb_dat_i[20] , \s1_wb_dat_i[19] , \s1_wb_dat_i[18] , \s1_wb_dat_i[17] , \s1_wb_dat_i[16] , \s1_wb_dat_i[15] , \s1_wb_dat_i[14] , \s1_wb_dat_i[13] , \s1_wb_dat_i[12] , \s1_wb_dat_i[11] , \s1_wb_dat_i[10] , \s1_wb_dat_i[9] , \s1_wb_dat_i[8] , \s1_wb_dat_i[7] , \s1_wb_dat_i[6] , \s1_wb_dat_i[5] , \s1_wb_dat_i[4] , \s1_wb_dat_i[3] , \s1_wb_dat_i[2] , \s1_wb_dat_i[1] , \s1_wb_dat_i[0]  }),
    .i_wb_sel({ \s1_wb_sel_i[3] , \s1_wb_sel_i[2] , \s1_wb_sel_i[1] , \s1_wb_sel_i[0]  }),
    .i_wb_stb(s1_wb_stb_i),
    .i_wb_we(s1_wb_we_i),
    .o_uart_tx(io_out[16]),
    .o_wb_ack(s1_wb_ack_o),
    .o_wb_data({ \s1_wb_dat_o[31] , \s1_wb_dat_o[30] , \s1_wb_dat_o[29] , \s1_wb_dat_o[28] , \s1_wb_dat_o[27] , \s1_wb_dat_o[26] , \s1_wb_dat_o[25] , \s1_wb_dat_o[24] , \s1_wb_dat_o[23] , \s1_wb_dat_o[22] , \s1_wb_dat_o[21] , \s1_wb_dat_o[20] , \s1_wb_dat_o[19] , \s1_wb_dat_o[18] , \s1_wb_dat_o[17] , \s1_wb_dat_o[16] , \s1_wb_dat_o[15] , \s1_wb_dat_o[14] , \s1_wb_dat_o[13] , \s1_wb_dat_o[12] , \s1_wb_dat_o[11] , \s1_wb_dat_o[10] , \s1_wb_dat_o[9] , \s1_wb_dat_o[8] , \s1_wb_dat_o[7] , \s1_wb_dat_o[6] , \s1_wb_dat_o[5] , \s1_wb_dat_o[4] , \s1_wb_dat_o[3] , \s1_wb_dat_o[2] , \s1_wb_dat_o[1] , \s1_wb_dat_o[0]  })
  );
  assign _8_ = rst_n;
  assign io_oeb = 38'b00000000000000000000000000000000000000;
endmodule