| module user_project_wrapper (user_clock2, |
| vccd1, |
| vccd2, |
| vdda1, |
| vdda2, |
| vssa1, |
| vssa2, |
| vssd1, |
| vssd2, |
| wb_clk_i, |
| wb_rst_i, |
| wbs_ack_o, |
| wbs_cyc_i, |
| wbs_stb_i, |
| wbs_we_i, |
| analog_io, |
| io_in, |
| io_oeb, |
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| la_data_in, |
| la_data_out, |
| la_oenb, |
| user_irq, |
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| wbs_dat_i, |
| wbs_dat_o, |
| wbs_sel_i); |
| input user_clock2; |
| input vccd1; |
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| input vssa1; |
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| input vssd1; |
| input vssd2; |
| input wb_clk_i; |
| input wb_rst_i; |
| output wbs_ack_o; |
| input wbs_cyc_i; |
| input wbs_stb_i; |
| input wbs_we_i; |
| inout [28:0] analog_io; |
| input [37:0] io_in; |
| output [37:0] io_oeb; |
| output [37:0] io_out; |
| input [127:0] la_data_in; |
| output [127:0] la_data_out; |
| input [127:0] la_oenb; |
| output [2:0] user_irq; |
| input [31:0] wbs_adr_i; |
| input [31:0] wbs_dat_i; |
| output [31:0] wbs_dat_o; |
| input [3:0] wbs_sel_i; |
| |
| wire io_uart_tx; |
| wire io_spi_cs; |
| wire io_spi_clk; |
| wire io_spi_mosi; |
| wire io_pwm_high; |
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| wire \core_io_dbus_addr[16] ; |
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| wire \core_io_dbus_addr[18] ; |
| wire \core_io_dbus_addr[19] ; |
| wire \core_io_dbus_addr[1] ; |
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| wire \core_io_dbus_addr[23] ; |
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| wire \core_io_dbus_addr[9] ; |
| wire \core_io_dbus_ld_type[0] ; |
| wire \core_io_dbus_ld_type[1] ; |
| wire \core_io_dbus_ld_type[2] ; |
| wire core_io_dbus_rd_en; |
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| wire core_io_dbus_wr_en; |
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| wire core_io_ibus_valid; |
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| wire \motor_io_wbs_m2s_sel[3] ; |
| wire motor_io_wbs_m2s_stb; |
| wire motor_io_wbs_m2s_we; |
| |
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