jobs/mpw_precheck/c0944096-2cc7-4f79-834c-dceb1928a2a5/logs/spdx_compliance_report.log

/root/icesoc/Makefile
/root/icesoc/docs/environment.yml
/root/icesoc/docs/Makefile
/root/icesoc/docs/source/index.rst
/root/icesoc/docs/source/conf.py
/root/icesoc/verilog/dv/Makefile
/root/icesoc/verilog/dv/wb_test_icesoc/wb_test_icesoc_tb.v
/root/icesoc/verilog/dv/wb_test_icesoc/Makefile
/root/icesoc/verilog/dv/wb_test_icesoc/wb_test_icesoc.c
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/test.c
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/gen_program.py
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/Makefile
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/link.ld
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/zkn.h
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/crt.s
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/aes_common.h
/root/icesoc/verilog/dv/wb_test_icesoc/ibex_prog/rv32zk.S
/root/icesoc/verilog/dv/wb_to_sram/wb_to_sram_tb.v
/root/icesoc/verilog/dv/wb_to_sram/wb_to_sram.c
/root/icesoc/verilog/dv/wb_to_sram/Makefile
/root/icesoc/verilog/dv/la_test2/la_test2_tb.v
/root/icesoc/verilog/dv/la_test2/la_test2.c
/root/icesoc/verilog/dv/la_test2/Makefile
/root/icesoc/verilog/dv/la_test1/la_test1.c
/root/icesoc/verilog/dv/la_test1/Makefile
/root/icesoc/verilog/dv/la_test1/la_test1_tb.v
/root/icesoc/verilog/dv/io_ports/Makefile
/root/icesoc/verilog/dv/io_ports/io_ports_tb.v
/root/icesoc/verilog/dv/io_ports/io_ports.c
/root/icesoc/verilog/dv/mprj_stimulus/Makefile
/root/icesoc/verilog/dv/mprj_stimulus/mprj_stimulus_tb.v
/root/icesoc/verilog/dv/mprj_stimulus/mprj_stimulus.c
/root/icesoc/verilog/dv/wb_port/wb_port_tb.v
/root/icesoc/verilog/dv/wb_port/Makefile
/root/icesoc/verilog/dv/wb_port/wb_port.c
/root/icesoc/verilog/rtl/uprj_netlists.v
/root/icesoc/verilog/rtl/eFPGA_CPU_top.v
/root/icesoc/verilog/rtl/user_proj_example.v
/root/icesoc/verilog/rtl/user_project_wrapper.v
/root/icesoc/verilog/rtl/models_pack.v
/root/icesoc/verilog/rtl/eFPGA_conf/ConfigFSM.v
/root/icesoc/verilog/rtl/eFPGA_conf/Config.v
/root/icesoc/verilog/rtl/eFPGA_conf/Frame_Select_Pack.v
/root/icesoc/verilog/rtl/eFPGA_conf/fabric_DSP_tile.v
/root/icesoc/verilog/rtl/eFPGA_conf/Frame_Data_Reg_Pack.v
/root/icesoc/verilog/rtl/eFPGA_conf/config_UART.v
/root/icesoc/verilog/rtl/eFPGA_conf/Config_access.v
/root/icesoc/verilog/rtl/eFPGA_conf/eFPGAconf_netlists.vh
/root/icesoc/verilog/rtl/eFPGA_conf/bitbang.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_single2_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_DSP_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/LUT4AB_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_bot_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/RAM_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_bot_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/eFPGAcore_netlists.vh
/root/icesoc/verilog/rtl/eFPGA_core/DSP_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_bot_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/LUT4AB_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_bot_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_bot_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_RAM_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_DSP_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/W_IO_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_top_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_RAM_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/RegFile_32x4.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_single2_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/IO_1_bidirectional_frame_config_pass.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_bot_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_RAM_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/MUX8LUT_frame_config_mux.v
/root/icesoc/verilog/rtl/eFPGA_core/RAM_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/InPass4_frame_config_mux.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_single_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_DSP_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_bot_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/RegFile_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_single2_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_top_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/E_CPU_IO_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_bot_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/N_term_single_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/RAM_IO_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/RegFile_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/LUT4c_frame_config_dffesr.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/W_IO_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/DSP_top_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_DSP_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/MULADD.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_single_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/OutPass4_frame_config_mux.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_RAM_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_single2_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/LUT4AB_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/W_IO_switch_matrix.v
/root/icesoc/verilog/rtl/eFPGA_core/RegFile_ConfigMem.v
/root/icesoc/verilog/rtl/eFPGA_core/W_CPU_IO_bot_tile.v
/root/icesoc/verilog/rtl/eFPGA_core/S_term_single_tile.v
/root/icesoc/verilog/rtl/icesoc/inter_read.v
/root/icesoc/verilog/rtl/icesoc/axi_uart.v
/root/icesoc/verilog/rtl/icesoc/uart_rx.v
/root/icesoc/verilog/rtl/icesoc/uart.v
/root/icesoc/verilog/rtl/icesoc/peripheral.v
/root/icesoc/verilog/rtl/icesoc/icesoc_top.v
/root/icesoc/verilog/rtl/icesoc/uart_to_mem.v
/root/icesoc/verilog/rtl/icesoc/uart_tx.v
/root/icesoc/verilog/rtl/icesoc/inter.v
/root/icesoc/verilog/rtl/icesoc/sky130_sram_1kbyte_1rw1r_32x256_8.v
/root/icesoc/verilog/rtl/icesoc/icesoc_netlists.vh
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_multdiv_fast.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_register_file.v
/root/icesoc/verilog/rtl/ibex_core/ibex_icache.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_fetch_fifo.v
/root/icesoc/verilog/rtl/ibex_core/ibex_register_file_ff.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_decoder.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_compressed_decoder.v
/root/icesoc/verilog/rtl/ibex_core/ibex_sm4_sbox.v
/root/icesoc/verilog/rtl/ibex_core/ibexcore_netlists.vh
/root/icesoc/verilog/rtl/ibex_core/ibex_if_stage.v
/root/icesoc/verilog/rtl/ibex_core/ibex_ex_block.v
/root/icesoc/verilog/rtl/ibex_core/ibex_core.v
/root/icesoc/verilog/rtl/ibex_core/ibex_multdiv_fast.v
/root/icesoc/verilog/rtl/ibex_core/ibex_prefetch_buffer.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_cs_registers.v
/root/icesoc/verilog/rtl/ibex_core/ibex_branch_predict.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_prefetch_buffer.v
/root/icesoc/verilog/rtl/ibex_core/ibex_register_file_latch.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_load_store_unit.v
/root/icesoc/verilog/rtl/ibex_core/ibex_poly16_mul.v
/root/icesoc/verilog/rtl/ibex_core/prim_clock_gating.v
/root/icesoc/verilog/rtl/ibex_core/ibex_fetch_fifo.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_prim_clock_gating.v
/root/icesoc/verilog/rtl/ibex_core/ibex_controller.v
/root/icesoc/verilog/rtl/ibex_core/ibex_wb_stage.v
/root/icesoc/verilog/rtl/ibex_core/ibex_aes_sbox.v
/root/icesoc/verilog/rtl/ibex_core/ibex_zk.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_core.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_id_stage.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_eFPGA.v
/root/icesoc/verilog/rtl/ibex_core/ibex_multdiv_slow.v
/root/icesoc/verilog/rtl/ibex_core/ibex_top.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_controller.v
/root/icesoc/verilog/rtl/ibex_core/ibex_csr.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_int_controller.v
/root/icesoc/verilog/rtl/ibex_core/ibex_register_file_fpga.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_alu.v
/root/icesoc/verilog/rtl/ibex_core/ibex_eFPGA.v
/root/icesoc/verilog/rtl/ibex_core/ibex_alu.v
/root/icesoc/verilog/rtl/ibex_core/ibex_counter.v
/root/icesoc/verilog/rtl/ibex_core/ibex_compressed_decoder.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_if_stage.v
/root/icesoc/verilog/rtl/ibex_core/ibex_decoder.v
/root/icesoc/verilog/rtl/ibex_core/ibex_id_stage.v
/root/icesoc/verilog/rtl/ibex_core/ibex_load_store_unit.v
/root/icesoc/verilog/rtl/ibex_core/flexbex_ibex_ex_block.v
/root/icesoc/verilog/rtl/ibex_core/ibex_cs_registers.v
/root/icesoc/openlane/Makefile
/root/icesoc/openlane/user_proj_example/config.json
/root/icesoc/openlane/user_proj_example/config.tcl
/root/icesoc/openlane/user_project_wrapper/config.json
/root/icesoc/openlane/user_project_wrapper/config.tcl