release

openlane/user_project_wrapper/config.json

diff --git a/openlane/user_project_wrapper/config.json b/openlane/user_project_wrapper/config.json
index 22a00ee..fca0028 100644
--- a/openlane/user_project_wrapper/config.json
+++ b/openlane/user_project_wrapper/config.json
@@ -2,13 +2,14 @@
     "DESIGN_NAME": "user_project_wrapper",
     "VERILOG_FILES": ["dir::../../verilog/rtl/defines.v", "dir::../../verilog/rtl/user_project_wrapper.v"],
     "CLOCK_PERIOD": 10,
-    "CLOCK_PORT": "user_clock2",
+    "CLOCK_PORT": "io_in[32]",
     "CLOCK_NET": "mprj.clk",
-    "FP_PDN_MACRO_HOOKS": "mprj vccd1 vssd1 vccd1 vssd1",
+    "CELL_PAD": 2,
+    "FP_PDN_MACRO_HOOKS": "mprj vccd1 vssd1 vccd1 vssd1, cai vccd1 vssd1 vccd1 vssd1, cubev_dhi vccd1 vssd1 vccd1 vssd1, cubev_dhi_rb vccd1 vssd1 vccd1 vssd1, cubev_dli vccd1 vssd1 vccd1 vssd1, cubev_dli_rb vccd1 vssd1 vccd1 vssd1, cubev_phi vccd1 vssd1 vccd1 vssd1, cubev_phi_rb vccd1 vssd1 vccd1 vssd1, cubev_pli vccd1 vssd1 vccd1 vssd1, cubev_pli_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_0 vccd1 vssd1 vccd1 vssd1, cubev_reg_0_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_1 vccd1 vssd1 vccd1 vssd1, cubev_reg_1_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_2 vccd1 vssd1 vccd1 vssd1, cubev_reg_2_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_3 vccd1 vssd1 vccd1 vssd1, cubev_reg_3_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_4 vccd1 vssd1 vccd1 vssd1, cubev_reg_4_rb vccd1 vssd1 vccd1 vssd1, cubev_reg_5 vccd1 vssd1 vccd1 vssd1, cubev_reg_5_rb vccd1 vssd1 vccd1 vssd1, cubev_rf1i vccd1 vssd1 vccd1 vssd1, cubev_rf1i_rb vccd1 vssd1 vccd1 vssd1, cubev_rf2i vccd1 vssd1 vccd1 vssd1, cubev_rf2i_rb vccd1 vssd1 vccd1 vssd1, cubev_cai vccd1 vssd1 vccd1 vssd1",
     "MACRO_PLACEMENT_CFG": "dir::macro.cfg",
-    "VERILOG_FILES_BLACKBOX": ["dir::../../verilog/rtl/defines.v", "dir::../../verilog/rtl/user_proj_example.v"],
-    "EXTRA_LEFS": "dir::../../lef/user_proj_example.lef",
-    "EXTRA_GDS_FILES": "dir::../../gds/user_proj_example.gds",
+    "VERILOG_FILES_BLACKBOX": ["dir::../../verilog/rtl/defines.v", "dir::../../verilog/rtl/minisoc.v", "dir::../../verilog/rtl/rb.v", "dir::../../verilog/rtl/cawb.v", "dir::../../verilog/rtl/mem/sky130_sram_1kbyte_1rw1r_32x256_8.v"],
+    "EXTRA_LEFS": ["dir::../../lef/minisoc.lef", "dir::../../lef/rb.lef", "dir::../../lef/cawb.lef", "dir::../../lef/sky130_sram_1kbyte_1rw1r_32x256_8.lef"],
+    "EXTRA_GDS_FILES": ["dir::../../gds/minisoc.gds", "dir::../../gds/rb.gds", "dir::../../gds/cawb.gds", "dir::../../gds/sky130_sram_1kbyte_1rw1r_32x256_8.gds"],
     "FP_PDN_CHECK_NODES": 0,
     "SYNTH_ELABORATE_ONLY": 1,
     "PL_RANDOM_GLB_PLACEMENT": 1,
@@ -19,8 +20,8 @@
     "DIODE_INSERTION_STRATEGY": 0,
     "RUN_FILL_INSERTION": 0,
     "RUN_TAP_DECAP_INSERTION": 0,
-    "FP_PDN_VPITCH": 180,
-    "FP_PDN_HPITCH": 180,
+    "FP_PDN_VPITCH": 150,
+    "FP_PDN_HPITCH": 150,
     "CLOCK_TREE_SYNTH": 0,
     "FP_PDN_VOFFSET": 5,
     "FP_PDN_HOFFSET": 5,