blob: 017a499ee27225ac6d559c5ea787c9e94d6ac5cc [file] [log] [blame]
module user_project_wrapper (user_clock2,
vccd1,
vccd2,
vdda1,
vdda2,
vssa1,
vssa2,
vssd1,
vssd2,
wb_clk_i,
wb_rst_i,
wbs_ack_o,
wbs_cyc_i,
wbs_stb_i,
wbs_we_i,
analog_io,
io_in,
io_oeb,
io_out,
la_data_in,
la_data_out,
la_oenb,
user_irq,
wbs_adr_i,
wbs_dat_i,
wbs_dat_o,
wbs_sel_i);
input user_clock2;
input vccd1;
input vccd2;
input vdda1;
input vdda2;
input vssa1;
input vssa2;
input vssd1;
input vssd2;
input wb_clk_i;
input wb_rst_i;
output wbs_ack_o;
input wbs_cyc_i;
input wbs_stb_i;
input wbs_we_i;
inout [28:0] analog_io;
input [37:0] io_in;
output [37:0] io_oeb;
output [37:0] io_out;
input [127:0] la_data_in;
output [127:0] la_data_out;
input [127:0] la_oenb;
output [2:0] user_irq;
input [31:0] wbs_adr_i;
input [31:0] wbs_dat_i;
output [31:0] wbs_dat_o;
input [3:0] wbs_sel_i;
wire one_;
wire zero_;
wire prog_we_o;
wire prog_dout;
top dut (.ipin_x0y1_0(user_clock2),
.ipin_x0y1_1(io_in[33]),
.ipin_x0y2_0(io_in[32]),
.ipin_x0y2_1(io_in[31]),
.ipin_x0y3_0(io_in[30]),
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.ipin_x4y9_0(io_in[19]),
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.oe_x9y7_0(io_oeb[11]),
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.oe_x9y8_0(io_oeb[13]),
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.opin_x9y1_0(io_out[3]),
.opin_x9y2_0(io_out[4]),
.opin_x9y2_1(io_out[5]),
.opin_x9y3_0(io_out[6]),
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.opin_x9y5_1(io_out[9]),
.opin_x9y6_0(io_out[10]),
.opin_x9y7_0(io_out[11]),
.opin_x9y7_1(io_out[12]),
.opin_x9y8_0(io_out[13]),
.prog_clk(user_clock2),
.prog_din(io_in[37]),
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.prog_dout(prog_dout),
.prog_rst(io_in[35]),
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.prog_we_o(prog_we_o),
.vccd1(vccd1),
.vssd1(vssd1));
assign io_oeb[0] = one_;
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assign io_oeb[34] = zero_;
assign io_oeb[35] = zero_;
assign io_oeb[36] = zero_;
assign io_oeb[37] = zero_;
assign io_out[0] = prog_we_o;
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assign io_out[34] = zero_;
assign io_out[35] = zero_;
assign io_out[36] = zero_;
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endmodule