openlane/warpv_core/pin_order.cfg

#BUS_SORT

#N
dmem_addra\[0\]
dmem_addra\[1\]
dmem_addra\[2\]
dmem_addra\[3\]
dmem_addra\[4\]
dmem_addra\[5\]
dmem_addra\[6\]
dmem_addra\[7\]
dmem_addra\[8\]
dmem_addra\[9\]
dmem_addra\[10\]
dmem_addra\[11\]
dmem_addra\[12\]
dmem_addra\[13\]
dmem_addra\[14\]
dmem_addra\[15\]
dmem_addra\[16\]
dmem_addra\[17\]
dmem_addra\[18\]
dmem_addra\[19\]
dmem_addra\[20\]
dmem_addra\[21\]
dmem_addra\[22\]
dmem_addra\[23\]
dmem_addra\[24\]
dmem_addra\[25\]
dmem_addra\[26\]
dmem_addra\[27\]
dmem_addra\[28\]
dmem_addra\[29\]
dmem_addra\[30\]
dmem_addra\[31\]
dmem_addrb\[0\]
dmem_addrb\[1\]
dmem_addrb\[2\]
dmem_addrb\[3\]
dmem_addrb\[4\]
dmem_addrb\[5\]
dmem_addrb\[6\]
dmem_addrb\[7\]
dmem_addrb\[8\]
dmem_addrb\[9\]
dmem_addrb\[10\]
dmem_addrb\[11\]
dmem_addrb\[12\]
dmem_addrb\[13\]
dmem_addrb\[14\]
dmem_addrb\[15\]
dmem_addrb\[16\]
dmem_addrb\[17\]
dmem_addrb\[18\]
dmem_addrb\[19\]
dmem_addrb\[20\]
dmem_addrb\[21\]
dmem_addrb\[22\]
dmem_addrb\[23\]
dmem_addrb\[24\]
dmem_addrb\[25\]
dmem_addrb\[26\]
dmem_addrb\[27\]
dmem_addrb\[28\]
dmem_addrb\[29\]
dmem_addrb\[30\]
dmem_addrb\[31\]

#S
imem_addr\[0\]
imem_addr\[1\]
imem_addr\[2\]
imem_addr\[3\]
imem_addr\[4\]
imem_addr\[5\]
imem_addr\[6\]
imem_addr\[7\]
imem_addr\[8\]
imem_addr\[9\]
imem_addr\[10\]
imem_addr\[11\]
imem_addr\[12\]
imem_addr\[13\]
imem_addr\[14\]
imem_addr\[15\]
imem_addr\[16\]
imem_addr\[17\]
imem_addr\[18\]
imem_addr\[19\]
imem_addr\[20\]
imem_addr\[21\]
imem_addr\[22\]
imem_addr\[23\]
imem_addr\[24\]
imem_addr\[25\]
imem_addr\[26\]
imem_addr\[27\]
imem_addr\[28\]
imem_addr\[29\]
imem_addr\[30\]
imem_addr\[31\]
imem_data\[0\]
imem_data\[1\]
imem_data\[2\]
imem_data\[3\]
imem_data\[4\]
imem_data\[5\]
imem_data\[6\]
imem_data\[7\]
imem_data\[8\]
imem_data\[9\]
imem_data\[10\]
imem_data\[11\]
imem_data\[12\]
imem_data\[13\]
imem_data\[14\]
imem_data\[15\]
imem_data\[16\]
imem_data\[17\]
imem_data\[18\]
imem_data\[19\]
imem_data\[20\]
imem_data\[21\]
imem_data\[22\]
imem_data\[23\]
imem_data\[24\]
imem_data\[25\]
imem_data\[26\]
imem_data\[27\]
imem_data\[28\]
imem_data\[29\]
imem_data\[30\]
imem_data\[31\]

#W
clk
reset
dmem_doutb\[0\]
dmem_doutb\[1\]
dmem_doutb\[2\]
dmem_doutb\[3\]
dmem_doutb\[4\]
dmem_doutb\[5\]
dmem_doutb\[6\]
dmem_doutb\[7\]
dmem_doutb\[8\]
dmem_doutb\[9\]
dmem_doutb\[10\]
dmem_doutb\[11\]
dmem_doutb\[12\]
dmem_doutb\[13\]
dmem_doutb\[14\]
dmem_doutb\[15\]
dmem_doutb\[16\]
dmem_doutb\[17\]
dmem_doutb\[18\]
dmem_doutb\[19\]
dmem_doutb\[20\]
dmem_doutb\[21\]
dmem_doutb\[22\]
dmem_doutb\[23\]
dmem_doutb\[24\]
dmem_doutb\[25\]
dmem_doutb\[26\]
dmem_doutb\[27\]
dmem_doutb\[28\]
dmem_doutb\[29\]
dmem_doutb\[30\]
dmem_doutb\[31\]

#E
dmem_dina\[0\]
dmem_dina\[1\]
dmem_dina\[2\]
dmem_dina\[3\]
dmem_dina\[4\]
dmem_dina\[5\]
dmem_dina\[6\]
dmem_dina\[7\]
dmem_dina\[8\]
dmem_dina\[9\]
dmem_dina\[10\]
dmem_dina\[11\]
dmem_dina\[12\]
dmem_dina\[13\]
dmem_dina\[14\]
dmem_dina\[15\]
dmem_dina\[16\]
dmem_dina\[17\]
dmem_dina\[18\]
dmem_dina\[19\]
dmem_dina\[20\]
dmem_dina\[21\]
dmem_dina\[22\]
dmem_dina\[23\]
dmem_dina\[24\]
dmem_dina\[25\]
dmem_dina\[26\]
dmem_dina\[27\]
dmem_dina\[28\]
dmem_dina\[29\]
dmem_dina\[30\]
dmem_dina\[31\]
dmem_dinb\[0\]
dmem_dinb\[1\]
dmem_dinb\[2\]
dmem_dinb\[3\]
dmem_dinb\[4\]
dmem_dinb\[5\]
dmem_dinb\[6\]
dmem_dinb\[7\]
dmem_dinb\[8\]
dmem_dinb\[9\]
dmem_dinb\[10\]
dmem_dinb\[11\]
dmem_dinb\[12\]
dmem_dinb\[13\]
dmem_dinb\[14\]
dmem_dinb\[15\]
dmem_dinb\[16\]
dmem_dinb\[17\]
dmem_dinb\[18\]
dmem_dinb\[19\]
dmem_dinb\[20\]
dmem_dinb\[21\]
dmem_dinb\[22\]
dmem_dinb\[23\]
dmem_dinb\[24\]
dmem_dinb\[25\]
dmem_dinb\[26\]
dmem_dinb\[27\]
dmem_dinb\[28\]
dmem_dinb\[29\]
dmem_dinb\[30\]
dmem_dinb\[31\]
dmem_w.*
dmem_e.*