ADD: USE_POWER_PINS
diff --git a/verilog/rtl/wbuart32/rxuart.v b/verilog/rtl/wbuart32/rxuart.v
index 43a2928..f9ed2d0 100644
--- a/verilog/rtl/wbuart32/rxuart.v
+++ b/verilog/rtl/wbuart32/rxuart.v
@@ -89,7 +89,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
module rxuart #(
// {{{
diff --git a/verilog/rtl/wbuart32/rxuartlite.v b/verilog/rtl/wbuart32/rxuartlite.v
index 988b664..86cc14c 100644
--- a/verilog/rtl/wbuart32/rxuartlite.v
+++ b/verilog/rtl/wbuart32/rxuartlite.v
@@ -46,7 +46,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
module rxuartlite #(
// {{{
diff --git a/verilog/rtl/wbuart32/skidbuffer.v b/verilog/rtl/wbuart32/skidbuffer.v
index 9ed3986..fb0fc39 100644
--- a/verilog/rtl/wbuart32/skidbuffer.v
+++ b/verilog/rtl/wbuart32/skidbuffer.v
@@ -80,7 +80,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
module skidbuffer #(
// {{{
diff --git a/verilog/rtl/wbuart32/txuart.v b/verilog/rtl/wbuart32/txuart.v
index dbc5cff..4ad23f2 100644
--- a/verilog/rtl/wbuart32/txuart.v
+++ b/verilog/rtl/wbuart32/txuart.v
@@ -93,7 +93,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
//
// }}}
module txuart #(
diff --git a/verilog/rtl/wbuart32/txuartlite.v b/verilog/rtl/wbuart32/txuartlite.v
index e9dd390..94c075b 100644
--- a/verilog/rtl/wbuart32/txuartlite.v
+++ b/verilog/rtl/wbuart32/txuartlite.v
@@ -49,7 +49,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
module txuartlite #(
// {{{
diff --git a/verilog/rtl/wbuart32/ufifo.v b/verilog/rtl/wbuart32/ufifo.v
index a50519b..ff5ae1f 100644
--- a/verilog/rtl/wbuart32/ufifo.v
+++ b/verilog/rtl/wbuart32/ufifo.v
@@ -43,7 +43,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
module ufifo #(
// {{{
diff --git a/verilog/rtl/wbuart32/wbuart.v b/verilog/rtl/wbuart32/wbuart.v
index 27d38c4..cecdf51 100644
--- a/verilog/rtl/wbuart32/wbuart.v
+++ b/verilog/rtl/wbuart32/wbuart.v
@@ -39,7 +39,7 @@
////////////////////////////////////////////////////////////////////////////////
//
//
-//`default_nettype none
+`default_nettype none
// }}}
`define USE_LITE_UART
module wbuart #(
@@ -47,13 +47,18 @@
// 4MB 8N1, when using 100MHz clock
parameter [30:0] INITIAL_SETUP = 31'd25,
parameter [3:0] LGFLEN = 4,
- parameter [0:0] HARDWARE_FLOW_CONTROL_PRESENT = 1'b1
+ parameter [0:0] HARDWARE_FLOW_CONTROL_PRESENT = 1'b0
// Perform a simple/quick bounds check on the log FIFO length,
// to make sure its within the bounds we can support with our
// current interface.
// }}}
) (
+
+ `ifdef USE_POWER_PINS
+ input wire vccd1, // User area 1 1.8V supply
+ input wire vssd1, // User area 1 digital ground
+ `endif
// {{{
input wire i_clk, i_reset,
// Wishbone inputs
