Updated Wrapper Gate level Netlist

verilog/gl/user_project_wrapper.v

diff --git a/verilog/gl/user_project_wrapper.v b/verilog/gl/user_project_wrapper.v
index 3d90833..682e43d 100644
--- a/verilog/gl/user_project_wrapper.v
+++ b/verilog/gl/user_project_wrapper.v
@@ -53,594 +53,7 @@
  output [31:0] wbs_dat_o;
  input [3:0] wbs_sel_i;
 
- wire common;
 
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-    .wbs_sel_i({wbs_sel_i[3],
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-    wbs_sel_i[1],
-    wbs_sel_i[0]}));
- analog_macro temp1 (.vinit(analog_io[13]),
-    .vbiasr(analog_io[11]),
-    .reset(io_in[10]),
-    .v9m(common),
-    .Fvco(io_out[14]),
-    .vssa1(vssd1),
-    .vdda1(vccd1));
- temp_digital temp2 (.c_clk(io_out[15]),
-    .counter_clk(common),
-    .ref_clk(io_out[9]),
-    .reset_12(io_in[10]),
-    .shift_clk(io_in[12]),
-    .sr_out(io_out[8]),
-    .vccd1(vccd1),
-    .vssd1(vssd1));
  LVDT temp3 (.Iin(analog_io[28]),
     .vout(analog_io[21]),
     .va(analog_io[19]),