Gate level netlist of wrapper with all the three macros
diff --git a/verilog/gl/user_project_wrapper.v b/verilog/gl/user_project_wrapper.v
index a1205af..5e9fb5e 100644
--- a/verilog/gl/user_project_wrapper.v
+++ b/verilog/gl/user_project_wrapper.v
@@ -139,44 +139,6 @@
io_oeb[2],
io_oeb[1],
io_oeb[0]}),
- .io_out({io_out[37],
- io_out[36],
- io_out[35],
- io_out[34],
- io_out[33],
- io_out[32],
- io_out[31],
- io_out[30],
- io_out[29],
- io_out[28],
- io_out[27],
- io_out[26],
- io_out[25],
- io_out[24],
- io_out[23],
- io_out[22],
- io_out[21],
- io_out[20],
- io_out[19],
- io_out[18],
- io_out[17],
- io_out[16],
- io_out[15],
- io_out[14],
- io_out[13],
- io_out[12],
- io_out[11],
- io_out[10],
- io_out[9],
- io_out[8],
- io_out[7],
- io_out[6],
- io_out[5],
- io_out[4],
- io_out[3],
- io_out[2],
- io_out[1],
- io_out[0]}),
.irq({user_irq[2],
user_irq[1],
user_irq[0]}),
@@ -679,11 +641,11 @@
.sr_out(io_out[8]),
.vccd1(vccd1),
.vssd1(vssd1));
- LVDT temp3 (.Iin(analog_io[28]),
- .vout(analog_io[21]),
- .va(analog_io[19]),
+ LVDT temp3 (.va(analog_io[19]),
.vb(analog_io[20]),
.vcap(analog_io[22]),
+ .Iin(analog_io[28]),
+ .vout(analog_io[21]),
.vss(vssd1),
.vdd(vccd1),
.re(io_in[24]),
