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| /* Generated by Yosys 0.9+3621 (git sha1 84e9fa7, gcc 8.3.1 -fPIC -Os) */ |
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| module caravel(vddio, vddio_2, vssio, vssio_2, vdda, vssa, vccd, vssd, vdda1, vdda1_2, vdda2, vssa1, vssa1_2, vssa2, vccd1, vccd2, vssd1, vssd2, gpio, mprj_io, pwr_ctrl_out, clock, resetb, flash_csb, flash_clk, flash_io0, flash_io1); |
| wire caravel_clk; |
| wire caravel_clk2; |
| wire caravel_rstn; |
| input clock; |
| wire clock_core; |
| output flash_clk; |
| wire flash_clk_core; |
| wire flash_clk_ieb_core; |
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| output flash_csb; |
| wire flash_csb_core; |
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| output flash_io0; |
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| output flash_io1; |
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| wire mprj_reset; |
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| wire \mprj_sel_o_user[0] ; |
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| wire mprj_stb_o_core; |
| wire mprj_stb_o_user; |
| wire mprj_vcc_pwrgood; |
| wire mprj_vdd_pwrgood; |
| wire mprj_we_o_core; |
| wire mprj_we_o_user; |
| wire \one_loop1[10] ; |
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| wire por_l; |
| wire porb_h; |
| wire porb_l; |
| output [3:0] pwr_ctrl_out; |
| input resetb; |
| wire rstb_h; |
| wire rstb_l; |
| wire sdo_out; |
| wire sdo_outenb; |
| wire \spi_ro_config_core[0] ; |
| wire \spi_ro_config_core[1] ; |
| wire \spi_ro_config_core[2] ; |
| wire \spi_ro_config_core[3] ; |
| wire \spi_ro_config_core[4] ; |
| wire \spi_ro_config_core[5] ; |
| wire \spi_ro_config_core[6] ; |
| wire \spi_ro_config_core[7] ; |
| wire \user_analog_io[0] ; |
| wire \user_analog_io[10] ; |
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| wire \user_analog_io[15] ; |
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| wire \user_analog_io[18] ; |
| wire \user_analog_io[19] ; |
| wire \user_analog_io[1] ; |
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| wire \user_analog_io[23] ; |
| wire \user_analog_io[24] ; |
| wire \user_analog_io[25] ; |
| wire \user_analog_io[26] ; |
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| wire \user_analog_io[28] ; |
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| wire \user_analog_io[8] ; |
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| wire \user_io_in[6] ; |
| wire \user_io_in[7] ; |
| wire \user_io_in[8] ; |
| wire \user_io_in[9] ; |
| wire \user_io_oeb[0] ; |
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| wire \user_io_oeb[11] ; |
| wire \user_io_oeb[12] ; |
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| wire \user_io_oeb[14] ; |
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| wire \user_io_oeb[16] ; |
| wire \user_io_oeb[17] ; |
| wire \user_io_oeb[18] ; |
| wire \user_io_oeb[19] ; |
| wire \user_io_oeb[1] ; |
| wire \user_io_oeb[20] ; |
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| wire \user_io_oeb[27] ; |
| wire \user_io_oeb[28] ; |
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| wire \user_io_oeb[2] ; |
| wire \user_io_oeb[30] ; |
| wire \user_io_oeb[31] ; |
| wire \user_io_oeb[32] ; |
| wire \user_io_oeb[33] ; |
| wire \user_io_oeb[34] ; |
| wire \user_io_oeb[35] ; |
| wire \user_io_oeb[36] ; |
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| wire \user_io_oeb[3] ; |
| wire \user_io_oeb[4] ; |
| wire \user_io_oeb[5] ; |
| wire \user_io_oeb[6] ; |
| wire \user_io_oeb[7] ; |
| wire \user_io_oeb[8] ; |
| wire \user_io_oeb[9] ; |
| wire \user_io_out[0] ; |
| wire \user_io_out[10] ; |
| wire \user_io_out[11] ; |
| wire \user_io_out[12] ; |
| wire \user_io_out[13] ; |
| wire \user_io_out[14] ; |
| wire \user_io_out[15] ; |
| wire \user_io_out[16] ; |
| wire \user_io_out[17] ; |
| wire \user_io_out[18] ; |
| wire \user_io_out[19] ; |
| wire \user_io_out[1] ; |
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| wire \user_io_out[21] ; |
| wire \user_io_out[22] ; |
| wire \user_io_out[23] ; |
| wire \user_io_out[24] ; |
| wire \user_io_out[25] ; |
| wire \user_io_out[26] ; |
| wire \user_io_out[27] ; |
| wire \user_io_out[28] ; |
| wire \user_io_out[29] ; |
| wire \user_io_out[2] ; |
| wire \user_io_out[30] ; |
| wire \user_io_out[31] ; |
| wire \user_io_out[32] ; |
| wire \user_io_out[33] ; |
| wire \user_io_out[34] ; |
| wire \user_io_out[35] ; |
| wire \user_io_out[36] ; |
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| wire \user_io_out[4] ; |
| wire \user_io_out[5] ; |
| wire \user_io_out[6] ; |
| wire \user_io_out[7] ; |
| wire \user_io_out[8] ; |
| wire \user_io_out[9] ; |
| wire \user_irq[0] ; |
| wire \user_irq[1] ; |
| wire \user_irq[2] ; |
| wire \user_irq_core[0] ; |
| wire \user_irq_core[1] ; |
| wire \user_irq_core[2] ; |
| wire \user_irq_ena[0] ; |
| wire \user_irq_ena[1] ; |
| wire \user_irq_ena[2] ; |
| inout vccd; |
| inout vccd1; |
| wire vccd1_core; |
| inout vccd2; |
| wire vccd2_core; |
| wire vccd_core; |
| inout vdda; |
| inout vdda1; |
| inout vdda1_2; |
| wire vdda1_core; |
| inout vdda2; |
| wire vdda2_core; |
| wire vdda_core; |
| inout vddio; |
| inout vddio_2; |
| wire vddio_core; |
| inout vssa; |
| inout vssa1; |
| inout vssa1_2; |
| wire vssa1_core; |
| inout vssa2; |
| wire vssa2_core; |
| wire vssa_core; |
| inout vssd; |
| inout vssd1; |
| wire vssd1_core; |
| inout vssd2; |
| wire vssd2_core; |
| wire vssd_core; |
| inout vssio; |
| inout vssio_2; |
| wire vssio_core; |
| wire xbar_ack_i_core; |
| wire \xbar_adr_o_core[0] ; |
| wire \xbar_adr_o_core[10] ; |
| wire \xbar_adr_o_core[11] ; |
| wire \xbar_adr_o_core[12] ; |
| wire \xbar_adr_o_core[13] ; |
| wire \xbar_adr_o_core[14] ; |
| wire \xbar_adr_o_core[15] ; |
| wire \xbar_adr_o_core[16] ; |
| wire \xbar_adr_o_core[17] ; |
| wire \xbar_adr_o_core[18] ; |
| wire \xbar_adr_o_core[19] ; |
| wire \xbar_adr_o_core[1] ; |
| wire \xbar_adr_o_core[20] ; |
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| wire \xbar_adr_o_core[23] ; |
| wire \xbar_adr_o_core[24] ; |
| wire \xbar_adr_o_core[25] ; |
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| wire \xbar_adr_o_core[27] ; |
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| wire \xbar_adr_o_core[29] ; |
| wire \xbar_adr_o_core[2] ; |
| wire \xbar_adr_o_core[30] ; |
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| wire \xbar_adr_o_core[3] ; |
| wire \xbar_adr_o_core[4] ; |
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| wire \xbar_adr_o_core[6] ; |
| wire \xbar_adr_o_core[7] ; |
| wire \xbar_adr_o_core[8] ; |
| wire \xbar_adr_o_core[9] ; |
| wire xbar_cyc_o_core; |
| wire \xbar_dat_i_core[0] ; |
| wire \xbar_dat_i_core[10] ; |
| wire \xbar_dat_i_core[11] ; |
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| wire \xbar_dat_i_core[14] ; |
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| wire \xbar_dat_i_core[16] ; |
| wire \xbar_dat_i_core[17] ; |
| wire \xbar_dat_i_core[18] ; |
| wire \xbar_dat_i_core[19] ; |
| wire \xbar_dat_i_core[1] ; |
| wire \xbar_dat_i_core[20] ; |
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| wire \xbar_dat_i_core[26] ; |
| wire \xbar_dat_i_core[27] ; |
| wire \xbar_dat_i_core[28] ; |
| wire \xbar_dat_i_core[29] ; |
| wire \xbar_dat_i_core[2] ; |
| wire \xbar_dat_i_core[30] ; |
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| wire \xbar_dat_i_core[3] ; |
| wire \xbar_dat_i_core[4] ; |
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| wire \xbar_dat_o_core[0] ; |
| wire \xbar_dat_o_core[10] ; |
| wire \xbar_dat_o_core[11] ; |
| wire \xbar_dat_o_core[12] ; |
| wire \xbar_dat_o_core[13] ; |
| wire \xbar_dat_o_core[14] ; |
| wire \xbar_dat_o_core[15] ; |
| wire \xbar_dat_o_core[16] ; |
| wire \xbar_dat_o_core[17] ; |
| wire \xbar_dat_o_core[18] ; |
| wire \xbar_dat_o_core[19] ; |
| wire \xbar_dat_o_core[1] ; |
| wire \xbar_dat_o_core[20] ; |
| wire \xbar_dat_o_core[21] ; |
| wire \xbar_dat_o_core[22] ; |
| wire \xbar_dat_o_core[23] ; |
| wire \xbar_dat_o_core[24] ; |
| wire \xbar_dat_o_core[25] ; |
| wire \xbar_dat_o_core[26] ; |
| wire \xbar_dat_o_core[27] ; |
| wire \xbar_dat_o_core[28] ; |
| wire \xbar_dat_o_core[29] ; |
| wire \xbar_dat_o_core[2] ; |
| wire \xbar_dat_o_core[30] ; |
| wire \xbar_dat_o_core[31] ; |
| wire \xbar_dat_o_core[3] ; |
| wire \xbar_dat_o_core[4] ; |
| wire \xbar_dat_o_core[5] ; |
| wire \xbar_dat_o_core[6] ; |
| wire \xbar_dat_o_core[7] ; |
| wire \xbar_dat_o_core[8] ; |
| wire \xbar_dat_o_core[9] ; |
| wire \xbar_sel_o_core[0] ; |
| wire \xbar_sel_o_core[1] ; |
| wire \xbar_sel_o_core[2] ; |
| wire \xbar_sel_o_core[3] ; |
| wire xbar_stb_o_core; |
| wire xbar_we_o_core; |
| gpio_control_block \gpio_control_bidir_1[0] ( |
| .mgmt_gpio_in(\mgmt_io_in[0] ), |
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| .one(), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[0] ), |
| .resetn(\gpio_resetn_1_shifted[0] ), |
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| .serial_clock(\gpio_clock_1_shifted[0] ), |
| .serial_clock_out(\gpio_clock_1[0] ), |
| .serial_data_in(\gpio_serial_link_1_shifted[0] ), |
| .serial_data_out(\gpio_serial_link_1[0] ), |
| .user_gpio_in(\user_io_in[0] ), |
| .user_gpio_oeb(\user_io_oeb[0] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_bidir_1[1] ( |
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| .one(), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[1] ), |
| .resetn(\gpio_resetn_1[0] ), |
| .resetn_out(\gpio_resetn_1[1] ), |
| .serial_clock(\gpio_clock_1[0] ), |
| .serial_clock_out(\gpio_clock_1[1] ), |
| .serial_data_in(\gpio_serial_link_1[0] ), |
| .serial_data_out(\gpio_serial_link_1[1] ), |
| .user_gpio_in(\user_io_in[1] ), |
| .user_gpio_oeb(\user_io_oeb[1] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_bidir_2[0] ( |
| .mgmt_gpio_in(\mgmt_io_in[36] ), |
| .mgmt_gpio_oeb(flash_io2_oeb_core), |
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| .one(), |
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| .serial_clock(\gpio_clock_1[16] ), |
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| .user_gpio_in(\user_io_in[36] ), |
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| .user_gpio_out(\user_io_out[36] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_bidir_2[1] ( |
| .mgmt_gpio_in(\mgmt_io_in[37] ), |
| .mgmt_gpio_oeb(flash_io3_oeb_core), |
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| .one(), |
| .pad_gpio_ana_en(\mprj_io_analog_en[37] ), |
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| .pad_gpio_dm({ \mprj_io_dm[113] , \mprj_io_dm[112] , \mprj_io_dm[111] }), |
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| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[37] ), |
| .pad_gpio_in(\mprj_io_in[37] ), |
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| .pad_gpio_slow_sel(\mprj_io_slow_sel[37] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[37] ), |
| .resetn(\gpio_resetn_1[17] ), |
| .resetn_out(\gpio_resetn_1[18] ), |
| .serial_clock(\gpio_clock_1[17] ), |
| .serial_clock_out(\gpio_clock_1[18] ), |
| .serial_data_in(\gpio_serial_link_2_shifted[18] ), |
| .serial_data_out(\gpio_serial_link_2[18] ), |
| .user_gpio_in(\user_io_in[37] ), |
| .user_gpio_oeb(\user_io_oeb[37] ), |
| .user_gpio_out(\user_io_out[37] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[0] ( |
| .mgmt_gpio_in(\mgmt_io_in[2] ), |
| .mgmt_gpio_oeb(\one_loop1[2] ), |
| .mgmt_gpio_out(\mgmt_io_in[2] ), |
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| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[2] ), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[2] ), |
| .resetn(\gpio_resetn_1[1] ), |
| .resetn_out(\gpio_resetn_1[2] ), |
| .serial_clock(\gpio_clock_1[1] ), |
| .serial_clock_out(\gpio_clock_1[2] ), |
| .serial_data_in(\gpio_serial_link_1[1] ), |
| .serial_data_out(\gpio_serial_link_1[2] ), |
| .user_gpio_in(\user_io_in[2] ), |
| .user_gpio_oeb(\user_io_oeb[2] ), |
| .user_gpio_out(\user_io_out[2] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[10] ( |
| .mgmt_gpio_in(\mgmt_io_in[12] ), |
| .mgmt_gpio_oeb(\one_loop1[12] ), |
| .mgmt_gpio_out(\mgmt_io_in[12] ), |
| .one(\one_loop1[12] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[12] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[12] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[12] ), |
| .pad_gpio_dm({ \mprj_io_dm[38] , \mprj_io_dm[37] , \mprj_io_dm[36] }), |
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| .pad_gpio_in(\mprj_io_in[12] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[12] ), |
| .pad_gpio_out(\mprj_io_out[12] ), |
| .pad_gpio_outenb(\mprj_io_oeb[12] ), |
| .pad_gpio_slow_sel(\mprj_io_slow_sel[12] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[12] ), |
| .resetn(\gpio_resetn_1[11] ), |
| .resetn_out(\gpio_resetn_1[12] ), |
| .serial_clock(\gpio_clock_1[11] ), |
| .serial_clock_out(\gpio_clock_1[12] ), |
| .serial_data_in(\gpio_serial_link_1[11] ), |
| .serial_data_out(\gpio_serial_link_1[12] ), |
| .user_gpio_in(\user_io_in[12] ), |
| .user_gpio_oeb(\user_io_oeb[12] ), |
| .user_gpio_out(\user_io_out[12] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[11] ( |
| .mgmt_gpio_in(\mgmt_io_in[13] ), |
| .mgmt_gpio_oeb(\one_loop1[13] ), |
| .mgmt_gpio_out(\mgmt_io_in[13] ), |
| .one(\one_loop1[13] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[13] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[13] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[13] ), |
| .pad_gpio_dm({ \mprj_io_dm[41] , \mprj_io_dm[40] , \mprj_io_dm[39] }), |
| .pad_gpio_holdover(\mprj_io_holdover[13] ), |
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| .pad_gpio_in(\mprj_io_in[13] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[13] ), |
| .pad_gpio_out(\mprj_io_out[13] ), |
| .pad_gpio_outenb(\mprj_io_oeb[13] ), |
| .pad_gpio_slow_sel(\mprj_io_slow_sel[13] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[13] ), |
| .resetn(\gpio_resetn_1[12] ), |
| .resetn_out(\gpio_resetn_1[13] ), |
| .serial_clock(\gpio_clock_1[12] ), |
| .serial_clock_out(\gpio_clock_1[13] ), |
| .serial_data_in(\gpio_serial_link_1[12] ), |
| .serial_data_out(\gpio_serial_link_1[13] ), |
| .user_gpio_in(\user_io_in[13] ), |
| .user_gpio_oeb(\user_io_oeb[13] ), |
| .user_gpio_out(\user_io_out[13] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[12] ( |
| .mgmt_gpio_in(\mgmt_io_in[14] ), |
| .mgmt_gpio_oeb(\one_loop1[14] ), |
| .mgmt_gpio_out(\mgmt_io_in[14] ), |
| .one(\one_loop1[14] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[14] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[14] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[14] ), |
| .pad_gpio_dm({ \mprj_io_dm[44] , \mprj_io_dm[43] , \mprj_io_dm[42] }), |
| .pad_gpio_holdover(\mprj_io_holdover[14] ), |
| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[14] ), |
| .pad_gpio_in(\mprj_io_in[14] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[14] ), |
| .pad_gpio_out(\mprj_io_out[14] ), |
| .pad_gpio_outenb(\mprj_io_oeb[14] ), |
| .pad_gpio_slow_sel(\mprj_io_slow_sel[14] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[14] ), |
| .resetn(\gpio_resetn_1[13] ), |
| .resetn_out(\gpio_resetn_1[14] ), |
| .serial_clock(\gpio_clock_1[13] ), |
| .serial_clock_out(\gpio_clock_1[14] ), |
| .serial_data_in(\gpio_serial_link_1[13] ), |
| .serial_data_out(\gpio_serial_link_1[14] ), |
| .user_gpio_in(\user_io_in[14] ), |
| .user_gpio_oeb(\user_io_oeb[14] ), |
| .user_gpio_out(\user_io_out[14] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[13] ( |
| .mgmt_gpio_in(\mgmt_io_in[15] ), |
| .mgmt_gpio_oeb(\one_loop1[15] ), |
| .mgmt_gpio_out(\mgmt_io_in[15] ), |
| .one(\one_loop1[15] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[15] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[15] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[15] ), |
| .pad_gpio_dm({ \mprj_io_dm[47] , \mprj_io_dm[46] , \mprj_io_dm[45] }), |
| .pad_gpio_holdover(\mprj_io_holdover[15] ), |
| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[15] ), |
| .pad_gpio_in(\mprj_io_in[15] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[15] ), |
| .pad_gpio_out(\mprj_io_out[15] ), |
| .pad_gpio_outenb(\mprj_io_oeb[15] ), |
| .pad_gpio_slow_sel(\mprj_io_slow_sel[15] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[15] ), |
| .resetn(\gpio_resetn_1[14] ), |
| .resetn_out(\gpio_resetn_1[15] ), |
| .serial_clock(\gpio_clock_1[14] ), |
| .serial_clock_out(\gpio_clock_1[15] ), |
| .serial_data_in(\gpio_serial_link_1[14] ), |
| .serial_data_out(\gpio_serial_link_1[15] ), |
| .user_gpio_in(\user_io_in[15] ), |
| .user_gpio_oeb(\user_io_oeb[15] ), |
| .user_gpio_out(\user_io_out[15] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[14] ( |
| .mgmt_gpio_in(\mgmt_io_in[16] ), |
| .mgmt_gpio_oeb(\one_loop1[16] ), |
| .mgmt_gpio_out(\mgmt_io_in[16] ), |
| .one(\one_loop1[16] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[16] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[16] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[16] ), |
| .pad_gpio_dm({ \mprj_io_dm[50] , \mprj_io_dm[49] , \mprj_io_dm[48] }), |
| .pad_gpio_holdover(\mprj_io_holdover[16] ), |
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| .pad_gpio_in(\mprj_io_in[16] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
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| .vssd1(vssd1_core), |
| .zero() |
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| gpio_control_block \gpio_control_in_1[15] ( |
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| .zero() |
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| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
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| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[3] ( |
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| .mgmt_gpio_oeb(\one_loop1[5] ), |
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| .pad_gpio_inenb(\mprj_io_inp_dis[5] ), |
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| .pad_gpio_outenb(\mprj_io_oeb[5] ), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[5] ), |
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| .resetn_out(\gpio_resetn_1[5] ), |
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| .serial_data_out(\gpio_serial_link_1[5] ), |
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| .user_gpio_oeb(\user_io_oeb[5] ), |
| .user_gpio_out(\user_io_out[5] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[4] ( |
| .mgmt_gpio_in(\mgmt_io_in[6] ), |
| .mgmt_gpio_oeb(\one_loop1[6] ), |
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| .one(\one_loop1[6] ), |
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| .vccd(vccd_core), |
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| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[5] ( |
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| .user_gpio_out(\user_io_out[7] ), |
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| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[6] ( |
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| .user_gpio_in(\user_io_in[8] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
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| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[7] ( |
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| .user_gpio_out(\user_io_out[9] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[8] ( |
| .mgmt_gpio_in(\mgmt_io_in[10] ), |
| .mgmt_gpio_oeb(\one_loop1[10] ), |
| .mgmt_gpio_out(\mgmt_io_in[10] ), |
| .one(\one_loop1[10] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[10] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[10] ), |
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| .pad_gpio_dm({ \mprj_io_dm[32] , \mprj_io_dm[31] , \mprj_io_dm[30] }), |
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| .pad_gpio_in(\mprj_io_in[10] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[10] ), |
| .pad_gpio_out(\mprj_io_out[10] ), |
| .pad_gpio_outenb(\mprj_io_oeb[10] ), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[10] ), |
| .resetn(\gpio_resetn_1[9] ), |
| .resetn_out(\gpio_resetn_1[10] ), |
| .serial_clock(\gpio_clock_1[9] ), |
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| .serial_data_in(\gpio_serial_link_1[9] ), |
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| .user_gpio_in(\user_io_in[10] ), |
| .user_gpio_oeb(\user_io_oeb[10] ), |
| .user_gpio_out(\user_io_out[10] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_1[9] ( |
| .mgmt_gpio_in(\mgmt_io_in[11] ), |
| .mgmt_gpio_oeb(\one_loop1[11] ), |
| .mgmt_gpio_out(\mgmt_io_in[11] ), |
| .one(\one_loop1[11] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[11] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[11] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[11] ), |
| .pad_gpio_dm({ \mprj_io_dm[35] , \mprj_io_dm[34] , \mprj_io_dm[33] }), |
| .pad_gpio_holdover(\mprj_io_holdover[11] ), |
| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[11] ), |
| .pad_gpio_in(\mprj_io_in[11] ), |
| .pad_gpio_inenb(\mprj_io_inp_dis[11] ), |
| .pad_gpio_out(\mprj_io_out[11] ), |
| .pad_gpio_outenb(\mprj_io_oeb[11] ), |
| .pad_gpio_slow_sel(\mprj_io_slow_sel[11] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[11] ), |
| .resetn(\gpio_resetn_1[10] ), |
| .resetn_out(\gpio_resetn_1[11] ), |
| .serial_clock(\gpio_clock_1[10] ), |
| .serial_clock_out(\gpio_clock_1[11] ), |
| .serial_data_in(\gpio_serial_link_1[10] ), |
| .serial_data_out(\gpio_serial_link_1[11] ), |
| .user_gpio_in(\user_io_in[11] ), |
| .user_gpio_oeb(\user_io_oeb[11] ), |
| .user_gpio_out(\user_io_out[11] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_2[0] ( |
| .mgmt_gpio_in(\mgmt_io_in[19] ), |
| .mgmt_gpio_oeb(\one_loop2[0] ), |
| .mgmt_gpio_out(\mgmt_io_in[19] ), |
| .one(\one_loop2[0] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[19] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[19] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[19] ), |
| .pad_gpio_dm({ \mprj_io_dm[59] , \mprj_io_dm[58] , \mprj_io_dm[57] }), |
| .pad_gpio_holdover(\mprj_io_holdover[19] ), |
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| .pad_gpio_in(\mprj_io_in[19] ), |
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| .zero() |
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| .zero() |
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| gpio_control_block \gpio_control_in_2[3] ( |
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| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_2[4] ( |
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| .pad_gpio_outenb(\mprj_io_oeb[23] ), |
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| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[23] ), |
| .resetn(\gpio_resetn_1[3] ), |
| .resetn_out(\gpio_resetn_1[4] ), |
| .serial_clock(\gpio_clock_1[3] ), |
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| .serial_data_in(\gpio_serial_link_2[5] ), |
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| .user_gpio_in(\user_io_in[23] ), |
| .user_gpio_oeb(\user_io_oeb[23] ), |
| .user_gpio_out(\user_io_out[23] ), |
| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
| gpio_control_block \gpio_control_in_2[5] ( |
| .mgmt_gpio_in(\mgmt_io_in[24] ), |
| .mgmt_gpio_oeb(\one_loop2[5] ), |
| .mgmt_gpio_out(\mgmt_io_in[24] ), |
| .one(\one_loop2[5] ), |
| .pad_gpio_ana_en(\mprj_io_analog_en[24] ), |
| .pad_gpio_ana_pol(\mprj_io_analog_pol[24] ), |
| .pad_gpio_ana_sel(\mprj_io_analog_sel[24] ), |
| .pad_gpio_dm({ \mprj_io_dm[74] , \mprj_io_dm[73] , \mprj_io_dm[72] }), |
| .pad_gpio_holdover(\mprj_io_holdover[24] ), |
| .pad_gpio_ib_mode_sel(\mprj_io_ib_mode_sel[24] ), |
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| .pad_gpio_inenb(\mprj_io_inp_dis[24] ), |
| .pad_gpio_out(\mprj_io_out[24] ), |
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| .pad_gpio_slow_sel(\mprj_io_slow_sel[24] ), |
| .pad_gpio_vtrip_sel(\mprj_io_vtrip_sel[24] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
| ); |
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| .zero() |
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| .zero() |
| ); |
| gpio_control_block \gpio_control_in_2[9] ( |
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| .one(\one_loop2[9] ), |
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| .pad_gpio_ana_sel(\mprj_io_analog_sel[28] ), |
| .pad_gpio_dm({ \mprj_io_dm[86] , \mprj_io_dm[85] , \mprj_io_dm[84] }), |
| .pad_gpio_holdover(\mprj_io_holdover[28] ), |
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| .pad_gpio_in(\mprj_io_in[28] ), |
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| .vccd(vccd_core), |
| .vccd1(vccd1_core), |
| .vssd(vssd_core), |
| .vssd1(vssd1_core), |
| .zero() |
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| assign \gpio_clock_2_shifted[13] = \gpio_clock_2[14] ; |
| assign \gpio_clock_2_shifted[12] = \gpio_clock_2[13] ; |
| assign \gpio_clock_2_shifted[11] = \gpio_clock_2[12] ; |
| assign \gpio_clock_2_shifted[10] = \gpio_clock_2[11] ; |
| assign \gpio_clock_2_shifted[9] = \gpio_clock_2[10] ; |
| assign \gpio_clock_2_shifted[8] = \gpio_clock_2[9] ; |
| assign \gpio_clock_2_shifted[7] = \gpio_clock_2[8] ; |
| assign \gpio_clock_2_shifted[6] = \gpio_clock_2[7] ; |
| assign \gpio_clock_2_shifted[5] = \gpio_clock_2[6] ; |
| assign \gpio_clock_2_shifted[4] = \gpio_clock_2[5] ; |
| assign \gpio_clock_2_shifted[3] = \gpio_clock_2[4] ; |
| assign \gpio_clock_2_shifted[2] = \gpio_clock_2[3] ; |
| assign \gpio_clock_2_shifted[1] = \gpio_clock_2[2] ; |
| assign \gpio_clock_2_shifted[0] = \gpio_clock_2[1] ; |
| assign \gpio_clock_1_shifted[18] = \gpio_clock_1[17] ; |
| assign \gpio_clock_1_shifted[17] = \gpio_clock_1[16] ; |
| assign \gpio_clock_1_shifted[16] = \gpio_clock_1[15] ; |
| assign \gpio_clock_1_shifted[15] = \gpio_clock_1[14] ; |
| assign \gpio_clock_1_shifted[14] = \gpio_clock_1[13] ; |
| assign \gpio_clock_1_shifted[13] = \gpio_clock_1[12] ; |
| assign \gpio_clock_1_shifted[12] = \gpio_clock_1[11] ; |
| assign \gpio_clock_1_shifted[11] = \gpio_clock_1[10] ; |
| assign \gpio_clock_1_shifted[10] = \gpio_clock_1[9] ; |
| assign \gpio_clock_1_shifted[9] = \gpio_clock_1[8] ; |
| assign \gpio_clock_1_shifted[8] = \gpio_clock_1[7] ; |
| assign \gpio_clock_1_shifted[7] = \gpio_clock_1[6] ; |
| assign \gpio_clock_1_shifted[6] = \gpio_clock_1[5] ; |
| assign \gpio_clock_1_shifted[5] = \gpio_clock_1[4] ; |
| assign \gpio_clock_1_shifted[4] = \gpio_clock_1[3] ; |
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| assign \gpio_clock_1_shifted[1] = \gpio_clock_1[0] ; |
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| assign mprj_io_loader_data_2 = \gpio_serial_link_2_shifted[18] ; |
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| assign \gpio_serial_link_2_shifted[14] = \gpio_serial_link_2[15] ; |
| assign \gpio_serial_link_2_shifted[11] = \gpio_serial_link_2[12] ; |
| assign \gpio_serial_link_2_shifted[17] = \gpio_serial_link_2[18] ; |
| endmodule |
