Update user_proj_example.sv

verilog/rtl/user_proj_example.sv

diff --git a/verilog/rtl/user_proj_example.sv b/verilog/rtl/user_proj_example.sv
index 6da3354..7c32dda 100644
--- a/verilog/rtl/user_proj_example.sv
+++ b/verilog/rtl/user_proj_example.sv
@@ -316,7 +316,7 @@
 
     // IO
     assign io_out[37:32] = 6'b0;
-    assign io_oeb = {(37){~rst}};
+    assign io_oeb = {(37){rst}};
 
     // LA
     assign la_data_out = {{(127-BITS){1'b0}}, io_out};