op_out bug fix

verilog/rtl/user_proj_example.sv

diff --git a/verilog/rtl/user_proj_example.sv b/verilog/rtl/user_proj_example.sv
index 08cd213..a6ed023 100644
--- a/verilog/rtl/user_proj_example.sv
+++ b/verilog/rtl/user_proj_example.sv
@@ -187,7 +187,8 @@
   assign illegal_op               = ((valid_in[1] || valid_in[2]) && (op_in == 2'b11)) ? 1'b1 : 1'b0;
 
 // output operation performed
-  assign op_out                   = ({valid_in[1] || valid_in[2] || valid_in[3] || valid_in[6] || valid_in[8]}) ? op_in : 2'b0;
+  assign op_out                   = ({valid_in[1] || valid_in[2] || valid_in[3] || valid_in[4] || 
+                                      valid_in[5] || valid_in[6] || valid_in[8]}) ? op_in : 2'b0;
   
   assign valid_out                = {sqrt_valid_out,div_valid_out,valid_in[8:0]};