| #BUS_SORT |
| #MANUAL_PLACE |
| |
| #W |
| wb_clk_i 0000 0 |
| wb_rst_i 0000 1 |
| |
| |
| |
| #N |
| sdr_cas_n 0000 0 |
| sdr_cke 0000 1 |
| sdr_cs_n 0000 2 |
| sdr_dqm 0000 3 |
| sdr_ras_n 0000 4 |
| sdr_we_n 0000 5 |
| sdr_addr\[12\] 0000 6 |
| sdr_addr\[11\] 0000 7 |
| sdr_addr\[10\] 0000 8 |
| sdr_addr\[9\] 0000 9 |
| sdr_addr\[8\] 0000 10 |
| sdr_addr\[7\] 0000 11 |
| sdr_addr\[6\] 0000 12 |
| sdr_addr\[5\] 0000 13 |
| sdr_addr\[4\] 0000 14 |
| sdr_addr\[3\] 0000 15 |
| sdr_addr\[2\] 0000 16 |
| sdr_addr\[1\] 0000 17 |
| sdr_addr\[0\] 0000 18 |
| sdr_ba\[1\] 0000 19 |
| sdr_ba\[0\] 0000 20 |
| pad_sdr_din\[7\] 0000 21 |
| pad_sdr_din\[6\] 0000 22 |
| pad_sdr_din\[5\] 0000 23 |
| pad_sdr_din\[4\] 0000 24 |
| pad_sdr_din\[3\] 0000 25 |
| pad_sdr_din\[2\] 0000 26 |
| pad_sdr_din\[1\] 0000 27 |
| pad_sdr_din\[0\] 0000 28 |
| sdr_dout\[7\] 0000 29 |
| sdr_dout\[6\] 0000 30 |
| sdr_dout\[5\] 0000 31 |
| sdr_dout\[4\] 0000 32 |
| sdr_dout\[3\] 0000 33 |
| sdr_dout\[2\] 0000 34 |
| sdr_dout\[1\] 0000 35 |
| sdr_dout\[0\] 0000 36 |
| sdr_den_n 0000 37 |
| sdram_pad_clk 0000 38 |
| |
| |
| #E |
| sdram_clk 0000 0 |
| sdram_resetn 0000 1 |
| sdr_init_done 0000 2 |
| cfg_sdr_width\[1\] 0000 3 |
| cfg_sdr_width\[0\] 0000 4 |
| cfg_colbits\[1\] 0000 5 |
| cfg_colbits\[0\] 0000 6 |
| cfg_sdr_tras_d\[3\] 0000 7 |
| cfg_sdr_tras_d\[2\] 0000 8 |
| cfg_sdr_tras_d\[1\] 0000 9 |
| cfg_sdr_tras_d\[0\] 0000 10 |
| cfg_sdr_trp_d\[3\] 0000 11 |
| cfg_sdr_trp_d\[2\] 0000 12 |
| cfg_sdr_trp_d\[1\] 0000 13 |
| cfg_sdr_trp_d\[0\] 0000 14 |
| cfg_sdr_trcd_d\[3\] 0000 15 |
| cfg_sdr_trcd_d\[2\] 0000 16 |
| cfg_sdr_trcd_d\[1\] 0000 17 |
| cfg_sdr_trcd_d\[0\] 0000 18 |
| cfg_sdr_en 0000 19 |
| cfg_req_depth\[1\] 0000 20 |
| cfg_req_depth\[0\] 0000 21 |
| cfg_sdr_mode_reg\[12\] 0000 22 |
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| cfg_sdr_mode_reg\[4\] 0000 30 |
| cfg_sdr_mode_reg\[3\] 0000 31 |
| cfg_sdr_mode_reg\[2\] 0000 32 |
| cfg_sdr_mode_reg\[1\] 0000 33 |
| cfg_sdr_mode_reg\[0\] 0000 34 |
| cfg_sdr_cas\[2\] 0000 35 |
| cfg_sdr_cas\[1\] 0000 36 |
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| cfg_sdr_trcar_d\[3\] 0000 38 |
| cfg_sdr_trcar_d\[2\] 0000 39 |
| cfg_sdr_trcar_d\[1\] 0000 40 |
| cfg_sdr_trcar_d\[0\] 0000 41 |
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| cfg_sdr_twr_d\[2\] 0000 43 |
| cfg_sdr_twr_d\[1\] 0000 44 |
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| cfg_sdr_rfsh\[11\] 0000 46 |
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| cfg_sdr_rfsh\[9\] 0000 48 |
| cfg_sdr_rfsh\[8\] 0000 49 |
| cfg_sdr_rfsh\[7\] 0000 50 |
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| cfg_sdr_rfsh\[3\] 0000 54 |
| cfg_sdr_rfsh\[2\] 0000 55 |
| cfg_sdr_rfsh\[1\] 0000 56 |
| cfg_sdr_rfsh\[0\] 0000 57 |
| cfg_sdr_rfmax\[2\] 0000 58 |
| cfg_sdr_rfmax\[1\] 0000 59 |
| cfg_sdr_rfmax\[0\] 0000 60 |
| |
| |
| #S |
| wb_stb_i 0000 0 |
| wb_we_i 0000 1 |
| wb_addr_i\[31\] 0000 2 |
| wb_addr_i\[30\] 0000 3 |
| wb_addr_i\[29\] 0000 4 |
| wb_addr_i\[28\] 0000 5 |
| wb_addr_i\[27\] 0000 6 |
| wb_addr_i\[26\] 0000 7 |
| wb_addr_i\[25\] 0000 8 |
| wb_addr_i\[24\] 0000 9 |
| wb_addr_i\[23\] 0000 10 |
| wb_addr_i\[22\] 0000 11 |
| wb_addr_i\[21\] 0000 12 |
| wb_addr_i\[20\] 0000 13 |
| wb_addr_i\[19\] 0000 14 |
| wb_addr_i\[18\] 0000 15 |
| wb_addr_i\[17\] 0000 16 |
| wb_addr_i\[16\] 0000 17 |
| wb_addr_i\[15\] 0000 18 |
| wb_addr_i\[14\] 0000 19 |
| wb_addr_i\[13\] 0000 20 |
| wb_addr_i\[12\] 0000 21 |
| wb_addr_i\[11\] 0000 22 |
| wb_addr_i\[10\] 0000 23 |
| wb_addr_i\[9\] 0000 24 |
| wb_addr_i\[8\] 0000 25 |
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| wb_addr_i\[4\] 0000 29 |
| wb_addr_i\[3\] 0000 30 |
| wb_addr_i\[2\] 0000 31 |
| wb_addr_i\[1\] 0000 32 |
| wb_addr_i\[0\] 0000 33 |
| wb_sel_i\[3\] 0000 34 |
| wb_sel_i\[2\] 0000 35 |
| wb_sel_i\[1\] 0000 36 |
| wb_sel_i\[0\] 0000 37 |
| wb_dat_i\[31\] 0000 38 |
| wb_dat_i\[30\] 0000 39 |
| wb_dat_i\[29\] 0000 40 |
| wb_dat_i\[28\] 0000 41 |
| wb_dat_i\[27\] 0000 42 |
| wb_dat_i\[26\] 0000 43 |
| wb_dat_i\[25\] 0000 44 |
| wb_dat_i\[24\] 0000 45 |
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| wb_dat_i\[21\] 0000 48 |
| wb_dat_i\[20\] 0000 49 |
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| wb_dat_i\[18\] 0000 51 |
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| wb_dat_i\[10\] 0000 59 |
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| wb_dat_i\[8\] 0000 61 |
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| wb_dat_i\[1\] 0000 68 |
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| wb_dat_o\[31\] 0000 70 |
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| wb_dat_o\[17\] 0000 84 |
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