mpw_precheck/logs/spdx_compliance_report.log

/root/wishbone_pio/activate-caravel.sh
/root/wishbone_pio/lib/user_project_wrapper.lib
/root/wishbone_pio/lib/wb_pio.lib
/root/wishbone_pio/openlane/user_project_wrapper/config.json
/root/wishbone_pio/openlane/wb_pio/config.json
/root/wishbone_pio/sdc/user_project_wrapper.sdc
/root/wishbone_pio/sdc/wb_pio.sdc
/root/wishbone_pio/sdf/user_project_wrapper.sdf
/root/wishbone_pio/sdf/wb_pio.sdf
/root/wishbone_pio/sdf/multicorner/max/wb_pio.ff.sdf
/root/wishbone_pio/sdf/multicorner/max/wb_pio.ss.sdf
/root/wishbone_pio/sdf/multicorner/max/wb_pio.tt.sdf
/root/wishbone_pio/sdf/multicorner/min/wb_pio.ff.sdf
/root/wishbone_pio/sdf/multicorner/min/wb_pio.ss.sdf
/root/wishbone_pio/sdf/multicorner/min/wb_pio.tt.sdf
/root/wishbone_pio/sdf/multicorner/nom/wb_pio.ff.sdf
/root/wishbone_pio/sdf/multicorner/nom/wb_pio.ss.sdf
/root/wishbone_pio/sdf/multicorner/nom/wb_pio.tt.sdf
/root/wishbone_pio/spef/user_project_wrapper.spef
/root/wishbone_pio/spef/wb_pio.spef
/root/wishbone_pio/spef/multicorner/wb_pio.max.spef
/root/wishbone_pio/spef/multicorner/wb_pio.min.spef
/root/wishbone_pio/spef/multicorner/wb_pio.nom.spef
/root/wishbone_pio/verilog/includes/includes.gl+sdf.caravel_user_project
/root/wishbone_pio/verilog/includes/includes.gl.caravel_user_project
/root/wishbone_pio/verilog/includes/includes.rtl.caravel_user_project
/root/wishbone_pio/verilog/rtl/fpga_pio/pio_stepper.py
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/adafruit_pioasm.py
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/add.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/blink.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/compile
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/copybit.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/i2s.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/pwm.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/spi.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/square.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/step2.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/stepper.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/uart_rx.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/uart_tx.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/ws2812.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/asm/ws2812b.asm
/root/wishbone_pio/verilog/rtl/fpga_pio/blackicemx/Makefile
/root/wishbone_pio/verilog/rtl/fpga_pio/blackicemx/blackicemx.mk
/root/wishbone_pio/verilog/rtl/fpga_pio/blackicemx/pio.pcf
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/Makefile
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/copybit.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/copybit.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/exec.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/i2s.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/i2s.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/pwm.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/pwm.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/spi.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/spi.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/square.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/square.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/stepper.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/stepper.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/tb.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/test.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/uart_rx.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/uart_rx.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/uart_tx.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/uart_tx.v
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/ws2812.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/sim/ws2812.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/decoder.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/divider.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/fifo.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/isr.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/machine.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/osr.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/pc.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/pio.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/scratch.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/blink.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/blink.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/blink_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/copy_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/copybit.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/copybit.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/echo.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/exec.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/exec_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/hello.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/hello_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/i2s.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/i2s.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/i2s_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/music.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm2.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm_conf1.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/pwm_conf2.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/rx_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/sq_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/square.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/square.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/st_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/stepper.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/stepper.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/tomem.py
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/top.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/tx_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/tx_conf2.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/uart_rx.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/uart_rx.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/uart_tx.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/uart_tx.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/ws2812.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/ws2812.v
/root/wishbone_pio/verilog/rtl/fpga_pio/src/top/ws_conf.mem
/root/wishbone_pio/verilog/rtl/fpga_pio/ulx3s/Makefile
/root/wishbone_pio/verilog/rtl/fpga_pio/ulx3s/ulx3s.mk
/root/wishbone_pio/verilog/rtl/fpga_pio/ulx3s/ulx3s_v20.lpf