| [ |
| { |
| "pins": [ |
| [ |
| "VDD", |
| "VSS" |
| ], [ |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "VDD", |
| "VSS" |
| ], [ |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "VDD", |
| "VSS" |
| ], [ |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "VDD", |
| "VSS" |
| ], [ |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "VDD", |
| "VSS" |
| ], [ |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "D", |
| "CLK", |
| "Q", |
| "VDD", |
| "VSS" |
| ], [ |
| "D", |
| "CLK", |
| "Q", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "A3", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "A3", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "A1", |
| "A2", |
| "B", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "ZN", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "ZN", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "pins": [ |
| [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ], [ |
| "I", |
| "Z", |
| "VDD", |
| "VSS" |
| ] |
| ] |
| }, |
| { |
| "name": [ |
| "cntr_example", |
| "cntr_example" |
| ], |
| "devices": [ |
| [ |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_4", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_64", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_32", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_16", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_8", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__dffq_1", 20], |
| ["gf180mcu_fd_sc_mcu7t5v0__oai21_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__antenna", 60], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_3", 20], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__tiel", 18], |
| ["gf180mcu_fd_sc_mcu7t5v0__nor2_1", 15], |
| ["gf180mcu_fd_sc_mcu7t5v0__xor2_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__nand2_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__nand3_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__aoi21_1", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__aoi21_2", 5], |
| ["gf180mcu_fd_sc_mcu7t5v0__buf_1", 10], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_2", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkinv_1", 1], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_16", 3 ] |
| ], [ |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_4", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_64", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_32", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_16", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__fillcap_8", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__dffq_1", 20 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__oai21_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__antenna", 60 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_3", 20 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__tiel", 18 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__nor2_1", 15 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__xor2_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__nand2_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__nand3_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__aoi21_1", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__aoi21_2", 5 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__buf_1", 10 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_2", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkinv_1", 1 ], |
| ["gf180mcu_fd_sc_mcu7t5v0__clkbuf_16", 3 ] |
| ] |
| ], |
| "nets": [ |
| 127, |
| 127 |
| ], |
| "badnets": [ |
| ], |
| "badelements": [ |
| ], |
| "pins": [ |
| [ |
| "io_out[5]", |
| "io_out[1]", |
| "io_out[10]", |
| "io_out[0]", |
| "io_out[4]", |
| "io_out[6]", |
| "io_out[2]", |
| "io_out[16]", |
| "io_out[18]", |
| "io_out[12]", |
| "io_out[8]", |
| "io_out[14]", |
| "io_out[7]", |
| "io_out[3]", |
| "io_out[19]", |
| "io_out[11]", |
| "io_out[15]", |
| "io_out[17]", |
| "io_out[13]", |
| "io_out[9]", |
| "io_out[22]", |
| "io_out[32]", |
| "io_out[21]", |
| "io_out[31]", |
| "io_out[20]", |
| "io_out[30]", |
| "io_out[29]", |
| "io_out[28]", |
| "io_out[27]", |
| "io_out[37]", |
| "io_out[26]", |
| "io_out[36]", |
| "io_out[25]", |
| "io_out[35]", |
| "io_out[24]", |
| "io_out[34]", |
| "io_out[23]", |
| "io_out[33]", |
| "wb_clk_i", |
| "wb_rst_i", |
| "vdd", |
| "vss" |
| ], [ |
| "io_out[5]", |
| "io_out[1]", |
| "io_out[10]", |
| "io_out[0]", |
| "io_out[4]", |
| "io_out[6]", |
| "io_out[2]", |
| "io_out[16]", |
| "io_out[18]", |
| "io_out[12]", |
| "io_out[8]", |
| "io_out[14]", |
| "io_out[7]", |
| "io_out[3]", |
| "io_out[19]", |
| "io_out[11]", |
| "io_out[15]", |
| "io_out[17]", |
| "io_out[13]", |
| "io_out[9]", |
| "io_out[22]", |
| "io_out[32]", |
| "io_out[21]", |
| "io_out[31]", |
| "io_out[20]", |
| "io_out[30]", |
| "io_out[29]", |
| "io_out[28]", |
| "io_out[27]", |
| "io_out[37]", |
| "io_out[26]", |
| "io_out[36]", |
| "io_out[25]", |
| "io_out[35]", |
| "io_out[24]", |
| "io_out[34]", |
| "io_out[23]", |
| "io_out[33]", |
| "wb_clk_i", |
| "wb_rst_i", |
| "vdd", |
| "vss" |
| ] |
| ] |
| } |
| ] |