scs8lp/V0.0.1/verilog/scs8lpa_U_DL_P.v

primitive scs8lpa_U_DL_P (Q, D, G);
//
// FUNCTION : DLATCH, GATED  STANDARD DRIVE / ACTIVE HIGH ( Q OUTPUT UDP )
//

    output Q; 
    reg    Q;                               
    input  D, G;

   table
     //  D      G    : Qt  :   Qt+1

         ?      0    :  ?  :    -   ;    // clock disabled   

         0      1    :  ?  :    0   ;  //clock enabled 
         1      1    :  ?  :    1   ;  //transparent data 

         1      x    :  1  :    1   ;  // Reducing pessimism.
         0      x    :  0  :    0   ; 
                                       

   endtable

endprimitive