scs8lp/V0.0.0/verilog/scs8lpa_U_DF_P.v

primitive scs8lpa_U_DF_P (Q, D, CP);
    output Q;  
    input  D, CP;
    reg    Q;  
// FUNCTION :  POSITIVE EDGE TRIGGERED D FLIP-FLOP ( Q OUTPUT UDP ).
    table
//      D   CP        :   Qt  :   Qt+1

        1   (01)      :   ?   :   1;  // clocked data
        0   (01)      :   ?   :   0;

        1   (x1)      :   1   :   1;  // reducing pessimism
        0   (x1)      :   0   :   0;                          

//        ?   (1x)      :   ?   :   -;  // no change on falling edge 
        0  x          : 0     :  0  ; // unkown CP, hold when D==Q==0
        1  x          : 1     :  1  ; // unkown CP, hold when D==Q==1
        ?   (?0)      :   ?   :   -;  

        *    b        :   ?   :   -;  // ignore edges on data, unless CP=X
    endtable
endprimitive