scs8hs/V0.0.1/verilog/U_EDF_P_pg.v

primitive U_EDF_P_pg (Q, D, CP, DE, VPWR, VGND);
    output Q;  
    input  D, CP, DE, VPWR, VGND;
    reg    Q;  
// FUNCTION :  POSITIVE EDGE TRIGGERED ENABLED D FLIP-FLOP ( Q OUTPUT UDP ).
    table
//      D   CP    DE  VPWR VGND  :   Qt  :   Qt+1
        ?    ?     0    1   0    :   ?   :   -;  // no change when disabled
        ?    ?   (01)   1   0    :   ?   :   -;  // no change when disabled

        1   (01)   1    1   0    :   ?   :   1;  // clocked data
        0   (01)   1    1   0    :   ?   :   0;

        1   (x1)   1    1   0    :   1   :   1;  // reducing pessimism
        0   (x1)   1    1   0    :   0   :   0;                          
        1   (0x)   1    1   0    :   1   :   1;  
        0   (0x)   1    1   0    :   0   :   0; 

        ?   (1x)   1    1   0    :   ?   :   -;  // no change on falling edge 
        ?   (?0)   1    1   0    :   ?   :   -;  

        *    ?     1    1   0    :   ?   :   -;  // ignore edges on data

        ?    ?     ?    *   ?    :   ?   :   x;  // any change on vpwr
        ?    ?     ?    ?   *    :   ?   :   x;  // any change on vgnd
    endtable
endprimitive