scs8hs/V0.0.1/verilog/U_DF_P_pg.v

primitive U_DF_P_pg (Q, D, CP , VPWR, VGND);    output Q;  
    input  D, CP, VPWR, VGND;
    reg    Q;  

// FUNCTION :  POSITIVE EDGE TRIGGERED D FLIP-FLOP ( Q OUTPUT UDP ).


    table
 
    //  D   CP       VPWR VGND :   Qt  :   Qt+1

        1   (01)      1    0   :   ?   :   1;  // clocked data
        0   (01)      1    0   :   ?   :   0;
                                                           
        1   (x1)      1    0   :   1   :   1;  // reducing pessimism
        0   (x1)      1    0   :   0   :   0;                          
        1   (0x)      1    0   :   1   :   1;  
        0   (0x)      1    0   :   0   :   0; 
        
        ?   (1x)      1    0   :   ?   :   -;  // no change on falling edge 
        ?   (?0)      1    0   :   ?   :   -;  

        *    ?        1    0   :   ?   :   -;  // ignore edges on data
        
        ?    ?        *    ?   :   ?   :   x;  // any change on vpwr
        ?    ?        ?    *   :   ?   :   x;  // any change on vgnd
    endtable
endprimitive