dummy_verilog.v

(* blackbox *)
module tranif1 (a_I, a_O, b_I, b_O, c_I, c_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
    input  wire c_I;
    output wire c_O;
endmodule

(* blackbox *)
module tranif0 (a_I, a_O, b_I, b_O, c_I, c_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
    input  wire c_I;
    output wire c_O;
endmodule

(* blackbox *)
module cmos (a_I, a_O, b_I, b_O, c_I, c_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
    input  wire c_I;
    output wire c_O;
endmodule

(* blackbox *)
module pmos (a_I, a_O, b_I, b_O, c_I, c_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
    input  wire c_I;
    output wire c_O;
endmodule

(* blackbox *)
module nmos (a_I, a_O, b_I, b_O, c_I, c_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
    input  wire c_I;
    output wire c_O;
endmodule

(* blackbox *)
module tran (a_I, a_O, b_I, b_O);
    input  wire a_I;
    output wire a_O;
    input  wire b_I;
    output wire b_O;
endmodule