ngspice/ring_osc2x13.spi

*SPICE netlist created from verilog structural netlist module ring_osc2x13 by vlog2Spice (qflow)

.include /home/tim/projects/efabless/tech/SkyWater/EFS8A/libs.ref/spi/scs8ms/scs8ms.spi

.subckt ring_osc2x13 vdd vgnd clockp[0] clockp[1] reset trim[0] trim[1]
+ trim[2] trim[3] trim[4] trim[5] trim[6] trim[7] trim[8] trim[9]
+ trim[10] trim[11] trim[12] trim[13] trim[14] trim[15] trim[16] trim[17]
+ trim[18] trim[19] trim[20] trim[21] trim[22] trim[23] trim[24] trim[25]

X_1_ _0_[0] clockp[0] vgnd vgnd vdd vdd scs8ms_buf_2
X_2_ _0_[1] clockp[1] vgnd vgnd vdd vdd scs8ms_buf_2
X\dstage[0].id.delaybuf0  \dstage[0].id.in\ \dstage[0].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[0].id.delaybuf1  \dstage[0].id.ts\ \dstage[0].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[0].id.delayen0  \dstage[0].id.d2\ trim[0] \dstage[0].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[0].id.delayen1  \dstage[0].id.d0\ trim[13] \dstage[0].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[0].id.delayenb0  \dstage[0].id.ts\ trim[0] \dstage[0].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[0].id.delayenb1  \dstage[0].id.ts\ trim[13] \dstage[0].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[0].id.delayint0  \dstage[0].id.d1\ \dstage[0].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[10].id.delaybuf0  \dstage[10].id.in\ \dstage[10].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[10].id.delaybuf1  \dstage[10].id.ts\ \dstage[10].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[10].id.delayen0  \dstage[10].id.d2\ trim[10] \dstage[10].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[10].id.delayen1  \dstage[10].id.d0\ trim[23] \dstage[10].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[10].id.delayenb0  \dstage[10].id.ts\ trim[10] \dstage[10].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[10].id.delayenb1  \dstage[10].id.ts\ trim[23] \dstage[10].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[10].id.delayint0  \dstage[10].id.d1\ \dstage[10].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[11].id.delaybuf0  \dstage[10].id.out\ \dstage[11].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[11].id.delaybuf1  \dstage[11].id.ts\ \dstage[11].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[11].id.delayen0  \dstage[11].id.d2\ trim[11] \dstage[11].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[11].id.delayen1  \dstage[11].id.d0\ trim[24] \dstage[11].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[11].id.delayenb0  \dstage[11].id.ts\ trim[11] \dstage[11].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[11].id.delayenb1  \dstage[11].id.ts\ trim[24] \dstage[11].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[11].id.delayint0  \dstage[11].id.d1\ \dstage[11].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[1].id.delaybuf0  \dstage[0].id.out\ \dstage[1].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[1].id.delaybuf1  \dstage[1].id.ts\ \dstage[1].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[1].id.delayen0  \dstage[1].id.d2\ trim[1] \dstage[1].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[1].id.delayen1  \dstage[1].id.d0\ trim[14] \dstage[1].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[1].id.delayenb0  \dstage[1].id.ts\ trim[1] \dstage[1].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[1].id.delayenb1  \dstage[1].id.ts\ trim[14] \dstage[1].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[1].id.delayint0  \dstage[1].id.d1\ \dstage[1].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[2].id.delaybuf0  \dstage[1].id.out\ \dstage[2].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[2].id.delaybuf1  \dstage[2].id.ts\ \dstage[2].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[2].id.delayen0  \dstage[2].id.d2\ trim[2] \dstage[2].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[2].id.delayen1  \dstage[2].id.d0\ trim[15] \dstage[2].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[2].id.delayenb0  \dstage[2].id.ts\ trim[2] \dstage[2].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[2].id.delayenb1  \dstage[2].id.ts\ trim[15] \dstage[2].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[2].id.delayint0  \dstage[2].id.d1\ \dstage[2].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[3].id.delaybuf0  \dstage[2].id.out\ \dstage[3].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[3].id.delaybuf1  \dstage[3].id.ts\ \dstage[3].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[3].id.delayen0  \dstage[3].id.d2\ trim[3] \dstage[3].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[3].id.delayen1  \dstage[3].id.d0\ trim[16] \dstage[3].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[3].id.delayenb0  \dstage[3].id.ts\ trim[3] \dstage[3].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[3].id.delayenb1  \dstage[3].id.ts\ trim[16] \dstage[3].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[3].id.delayint0  \dstage[3].id.d1\ \dstage[3].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[4].id.delaybuf0  \dstage[3].id.out\ \dstage[4].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[4].id.delaybuf1  \dstage[4].id.ts\ \dstage[4].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[4].id.delayen0  \dstage[4].id.d2\ trim[4] \dstage[4].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[4].id.delayen1  \dstage[4].id.d0\ trim[17] \dstage[4].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[4].id.delayenb0  \dstage[4].id.ts\ trim[4] \dstage[4].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[4].id.delayenb1  \dstage[4].id.ts\ trim[17] \dstage[4].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[4].id.delayint0  \dstage[4].id.d1\ \dstage[4].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[5].id.delaybuf0  \dstage[4].id.out\ \dstage[5].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[5].id.delaybuf1  \dstage[5].id.ts\ \dstage[5].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[5].id.delayen0  \dstage[5].id.d2\ trim[5] \dstage[5].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[5].id.delayen1  \dstage[5].id.d0\ trim[18] \dstage[5].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[5].id.delayenb0  \dstage[5].id.ts\ trim[5] \dstage[5].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[5].id.delayenb1  \dstage[5].id.ts\ trim[18] \dstage[5].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[5].id.delayint0  \dstage[5].id.d1\ \dstage[5].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[6].id.delaybuf0  \dstage[5].id.out\ \dstage[6].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[6].id.delaybuf1  \dstage[6].id.ts\ \dstage[6].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[6].id.delayen0  \dstage[6].id.d2\ trim[6] \dstage[6].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[6].id.delayen1  \dstage[6].id.d0\ trim[19] \dstage[6].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[6].id.delayenb0  \dstage[6].id.ts\ trim[6] \dstage[6].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[6].id.delayenb1  \dstage[6].id.ts\ trim[19] \dstage[6].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[6].id.delayint0  \dstage[6].id.d1\ \dstage[6].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[7].id.delaybuf0  \dstage[6].id.out\ \dstage[7].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[7].id.delaybuf1  \dstage[7].id.ts\ \dstage[7].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[7].id.delayen0  \dstage[7].id.d2\ trim[7] \dstage[7].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[7].id.delayen1  \dstage[7].id.d0\ trim[20] \dstage[7].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[7].id.delayenb0  \dstage[7].id.ts\ trim[7] \dstage[7].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[7].id.delayenb1  \dstage[7].id.ts\ trim[20] \dstage[7].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[7].id.delayint0  \dstage[7].id.d1\ \dstage[7].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[8].id.delaybuf0  \dstage[7].id.out\ \dstage[8].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[8].id.delaybuf1  \dstage[8].id.ts\ \dstage[8].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[8].id.delayen0  \dstage[8].id.d2\ trim[8] \dstage[8].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[8].id.delayen1  \dstage[8].id.d0\ trim[21] \dstage[8].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[8].id.delayenb0  \dstage[8].id.ts\ trim[8] \dstage[8].id.out\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[8].id.delayenb1  \dstage[8].id.ts\ trim[21] \dstage[8].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[8].id.delayint0  \dstage[8].id.d1\ \dstage[8].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\dstage[9].id.delaybuf0  \dstage[8].id.out\ \dstage[9].id.ts\ vgnd vgnd vdd vdd scs8ms_clkbuf_2
X\dstage[9].id.delaybuf1  \dstage[9].id.ts\ \dstage[9].id.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\dstage[9].id.delayen0  \dstage[9].id.d2\ trim[9] \dstage[10].id.in\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[9].id.delayen1  \dstage[9].id.d0\ trim[22] \dstage[9].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\dstage[9].id.delayenb0  \dstage[9].id.ts\ trim[9] \dstage[10].id.in\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\dstage[9].id.delayenb1  \dstage[9].id.ts\ trim[22] \dstage[9].id.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\dstage[9].id.delayint0  \dstage[9].id.d1\ \dstage[9].id.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
Xibufp00 \dstage[0].id.in\ c[0] vgnd vgnd vdd vdd scs8ms_clkinv_2
Xibufp01 c[0] _0_[0] vgnd vgnd vdd vdd scs8ms_clkinv_8
Xibufp10 \dstage[5].id.out\ c[1] vgnd vgnd vdd vdd scs8ms_clkinv_2
Xibufp11 c[1] _0_[1] vgnd vgnd vdd vdd scs8ms_clkinv_8
X\iss.const1  \iss.one\ _noconnect_1_ vgnd vgnd vdd vdd scs8ms_conb_1
X\iss.ctrlen0  reset trim[12] \iss.ctrl0\ vgnd vgnd 
+ vdd vdd scs8ms_or2_2
X\iss.delaybuf0  \dstage[11].id.out\ \iss.d0\ vgnd vgnd vdd vdd scs8ms_clkbuf_1
X\iss.delayen0  \iss.d2\ trim[12] \dstage[0].id.in\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\iss.delayen1  \iss.d0\ trim[25] \iss.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_2
X\iss.delayenb0  \dstage[11].id.out\ \iss.ctrl0\ \dstage[0].id.in\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_8
X\iss.delayenb1  \dstage[11].id.out\ trim[25] \iss.d1\ vgnd vgnd 
+ vdd vdd scs8ms_einvn_4
X\iss.delayint0  \iss.d1\ \iss.d2\ vgnd vgnd vdd vdd scs8ms_clkinv_1
X\iss.reseten0  \iss.one\ reset \dstage[0].id.in\ vgnd vgnd 
+ vdd vdd scs8ms_einvp_1

.ends
.end