jobs/tapeout/57c1c1b8-f233-4e2d-b644-587f29f2b370/outputs/verilog/gl/caravel.v

/* Generated by Yosys 0.9+3621 (git sha1 84e9fa7, gcc 8.3.1 -fPIC -Os) */

module caravel(vddio, vddio_2, vssio, vssio_2, vdda, vssa, vccd, vssd, vdda1, vdda1_2, vdda2, vssa1, vssa1_2, vssa2, vccd1, vccd2, vssd1, vssd2, gpio, mprj_io, clock, resetb, flash_csb, flash_clk, flash_io0, flash_io1);
  wire caravel_clk;
  wire caravel_clk2;
  wire caravel_rstn;
  input clock;
  wire clock_core;
  wire debug_in;
  wire debug_mode;
  wire debug_oeb;
  wire debug_out;
  wire ext_clk_sel;
  wire ext_reset;
  output flash_clk;
  wire flash_clk_core;
  wire flash_clk_frame;
  wire flash_clk_ieb;
  wire flash_clk_ieb_core;
  wire flash_clk_oeb;
  wire flash_clk_oeb_core;
  output flash_csb;
  wire flash_csb_core;
  wire flash_csb_frame;
  wire flash_csb_ieb;
  wire flash_csb_ieb_core;
  wire flash_csb_oeb;
  wire flash_csb_oeb_core;
  output flash_io0;
  wire flash_io0_di;
  wire flash_io0_di_core;
  wire flash_io0_do;
  wire flash_io0_do_core;
  wire flash_io0_ieb;
  wire flash_io0_ieb_core;
  wire flash_io0_oeb;
  wire flash_io0_oeb_core;
  output flash_io1;
  wire flash_io1_di;
  wire flash_io1_di_core;
  wire flash_io1_do;
  wire flash_io1_do_core;
  wire flash_io1_ieb;
  wire flash_io1_ieb_core;
  wire flash_io1_oeb;
  wire flash_io1_oeb_core;
  wire flash_io2_di_core;
  wire flash_io2_do_core;
  wire flash_io2_ieb_core;
  wire flash_io2_oeb_core;
  wire flash_io3_di_core;
  wire flash_io3_do_core;
  wire flash_io3_ieb_core;
  wire flash_io3_oeb_core;
  inout gpio;
  wire \gpio_clock_1[0] ;
  wire \gpio_clock_1[10] ;
  wire \gpio_clock_1[11] ;
  wire \gpio_clock_1[12] ;
  wire \gpio_clock_1[13] ;
  wire \gpio_clock_1[14] ;
  wire \gpio_clock_1[15] ;
  wire \gpio_clock_1[16] ;
  wire \gpio_clock_1[17] ;
  wire \gpio_clock_1[18] ;
  wire \gpio_clock_1[1] ;
  wire \gpio_clock_1[2] ;
  wire \gpio_clock_1[3] ;
  wire \gpio_clock_1[4] ;
  wire \gpio_clock_1[5] ;
  wire \gpio_clock_1[6] ;
  wire \gpio_clock_1[7] ;
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  wire \gpio_clock_1[9] ;
  wire \gpio_clock_1_shifted[0] ;
  wire \gpio_clock_1_shifted[10] ;
  wire \gpio_clock_1_shifted[11] ;
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  wire \mprj_io_inp_dis[9] ;
  wire mprj_io_loader_clock;
  wire mprj_io_loader_data_1;
  wire mprj_io_loader_data_2;
  wire mprj_io_loader_resetn;
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  wire mprj_reset;
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  wire mprj_stb_o_core;
  wire mprj_stb_o_user;
  wire mprj_vcc_pwrgood;
  wire mprj_vdd_pwrgood;
  wire mprj_we_o_core;
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  wire \one_loop2[0] ;
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  wire \one_loop2[7] ;
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  wire \one_loop2[9] ;
  wire pll_clk;
  wire pll_clk90;
  wire por_l;
  wire porb_h;
  wire porb_l;
  wire qspi_enabled;
  input resetb;
  wire rstb_h;
  wire rstb_l;
  wire ser_rx;
  wire ser_tx;
  wire spi_csb;
  wire spi_enabled;
  wire \spi_pll90_sel[0] ;
  wire \spi_pll90_sel[1] ;
  wire \spi_pll90_sel[2] ;
  wire spi_pll_dco_ena;
  wire \spi_pll_div[0] ;
  wire \spi_pll_div[1] ;
  wire \spi_pll_div[2] ;
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  wire \spi_pll_div[4] ;
  wire spi_pll_ena;
  wire \spi_pll_sel[0] ;
  wire \spi_pll_sel[1] ;
  wire \spi_pll_sel[2] ;
  wire \spi_pll_trim[0] ;
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  wire \spi_pll_trim[1] ;
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  wire \spi_pll_trim[6] ;
  wire \spi_pll_trim[7] ;
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  wire \spi_pll_trim[9] ;
  wire spi_sck;
  wire spi_sdi;
  wire spi_sdo;
  wire spi_sdoenb;
  wire trap;
  wire uart_enabled;
  wire \user_analog_io[0] ;
  wire \user_analog_io[10] ;
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