| VPWR power 1.8 |
| VGND power 0.0 |
| #define std_input min@VGND max@VPWR |
| io_in[37:0] input std_input |
| la_data_in[127:0] input std_input |
| la_oen[127:0] input std_input |
| vccd1 input std_input |
| vccd2 input std_input |
| vdda1 input std_input |
| vdda2 input std_input |
| vssa1 input std_input |
| vssa2 input std_input |
| vssd1 input std_input |
| vssd2 input std_input |
| wb_clk_i input std_input |
| wb_rst_i input std_input |
| wbs_adr_i[31:0] input std_input |
| wbs_cyc_i input std_input |
| wbs_dat_i[31:0] input std_input |
| wbs_sel_i[3:0] input std_input |
| wbs_stb_i input std_input |
| wbs_we_i input std_input |
