initial GDS
Signed-off-by: gatecat <gatecat@ds0.me>
diff --git a/Makefile b/Makefile
index 3b25487..6b1eb38 100644
--- a/Makefile
+++ b/Makefile
@@ -68,13 +68,13 @@
ifeq ($(PDK),gf180mcuC)
- MPW_TAG ?= gfmpw-0b
+ MPW_TAG ?= gfmpw-0d
CARAVEL_NAME := caravel
CARAVEL_REPO := https://github.com/efabless/caravel-gf180mcu
CARAVEL_TAG := $(MPW_TAG)
#OPENLANE_TAG=ddfeab57e3e8769ea3d40dda12be0460e09bb6d9
- export OPEN_PDKS_COMMIT?=0059588eebfc704681dc2368bd1d33d96281d10f
- export OPENLANE_TAG?=2022.11.19
+ export OPEN_PDKS_COMMIT?=35c7265f51749ad8d9fdbb575af22c7c8fab974e
+ export OPENLANE_TAG?=2022.11.29
endif
diff --git a/README.md b/README.md
index d2efa54..07561c5 100644
--- a/README.md
+++ b/README.md
@@ -1,10 +1 @@
-# Caravel User Project
-
-[](https://opensource.org/licenses/Apache-2.0) [](https://github.com/efabless/caravel_project_example/actions/workflows/user_project_ci.yml) [](https://github.com/efabless/caravel_project_example/actions/workflows/caravel_build.yml)
-
-| :exclamation: Important Note |
-|-----------------------------------------|
-
-## Please fill in your project documentation in this README.md file
-
-Refer to [README](docs/source/index.rst) for this sample project documentation.
+FABulous test on GF180 with custom one-hot SRAM+transmission gate element for routing
diff --git a/gds/user_project_wrapper.gds b/gds/user_project_wrapper.gds
index da1a69d..c77a4f3 100644
--- a/gds/user_project_wrapper.gds
+++ b/gds/user_project_wrapper.gds
Binary files differ
diff --git a/openlane/Makefile b/openlane/Makefile
index 8509a12..e1e116f 100644
--- a/openlane/Makefile
+++ b/openlane/Makefile
@@ -16,7 +16,7 @@
MAKEFLAGS+=--warn-undefined-variables
export OPENLANE_RUN_TAG = $(shell date '+%y_%m_%d_%H_%M')
-OPENLANE_TAG ?= 2022.10.20
+OPENLANE_TAG ?= 2022.11.29
OPENLANE_IMAGE_NAME ?= efabless/openlane:$(OPENLANE_TAG)
designs = $(shell find * -maxdepth 0 -type d)
current_design = null
diff --git a/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.gds b/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.gds
new file mode 100644
index 0000000..1bc6b07
--- /dev/null
+++ b/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.lef b/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.lef
new file mode 100644
index 0000000..cfe7310
--- /dev/null
+++ b/openlane/user_project_wrapper/bitcell/gf180mcu_fpga_bitmux.lef
@@ -0,0 +1,88 @@
+VERSION 5.7 ;
+ NOWIREEXTENSIONATPIN ON ;
+ DIVIDERCHAR "/" ;
+ BUSBITCHARS "[]" ;
+MACRO gf180mcu_fpga_bitmux
+ CLASS core ;
+ FOREIGN gf180mcu_fpga_bitmux ;
+ ORIGIN 0.000 0.000 ;
+ SYMMETRY X Y ;
+ SITE GF018hv5v_mcu_sc7 ;
+ SIZE 8.400 BY 3.920 ;
+ PIN VSS
+ USE GROUND ;
+ SHAPE ABUTMENT ;
+ PORT
+ LAYER Metal1 ;
+ RECT 2.665 0.300 2.895 1.140 ;
+ RECT 0.000 -0.300 8.400 0.300 ;
+ END
+ END VSS
+ PIN VDD
+ USE POWER ;
+ SHAPE ABUTMENT ;
+ PORT
+ LAYER Metal1 ;
+ RECT 0.000 3.620 8.400 4.220 ;
+ RECT 2.665 2.640 2.895 3.620 ;
+ END
+ END VDD
+ PIN BLP
+ ANTENNADIFFAREA 0.190000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 0.160 0.770 0.560 1.170 ;
+ END
+ END BLP
+ PIN BLN
+ ANTENNADIFFAREA 0.190000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 5.000 0.770 5.400 1.170 ;
+ END
+ END BLN
+ PIN WL
+ ANTENNAGATEAREA 0.456000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 0.780 1.360 1.180 1.820 ;
+ END
+ END WL
+ PIN QP
+ ANTENNAGATEAREA 0.786000 ;
+ ANTENNADIFFAREA 0.690000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 1.455 1.755 1.785 3.010 ;
+ RECT 1.455 1.425 3.480 1.755 ;
+ RECT 1.455 0.770 1.785 1.425 ;
+ END
+ END QP
+ PIN QN
+ ANTENNAGATEAREA 0.954000 ;
+ ANTENNADIFFAREA 0.624000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 3.775 2.610 5.240 3.010 ;
+ RECT 3.775 2.355 4.105 2.610 ;
+ RECT 2.080 2.025 4.105 2.355 ;
+ RECT 3.775 0.770 4.105 2.025 ;
+ END
+ END QN
+ PIN I
+ ANTENNADIFFAREA 0.728000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 5.740 0.780 6.100 3.140 ;
+ END
+ END I
+ PIN O
+ ANTENNADIFFAREA 0.728000 ;
+ PORT
+ LAYER Metal1 ;
+ RECT 7.380 0.780 7.740 3.140 ;
+ END
+ END O
+END gf180mcu_fpga_bitmux
+END LIBRARY
+
diff --git a/openlane/user_project_wrapper/config.tcl b/openlane/user_project_wrapper/config.tcl
index 57b9f17..b089dac 100644
--- a/openlane/user_project_wrapper/config.tcl
+++ b/openlane/user_project_wrapper/config.tcl
@@ -111,9 +111,9 @@
### Black-box verilog and views
set ::env(VERILOG_FILES_BLACKBOX) [glob $::env(DESIGN_DIR)/macros/verilog/*.v]
-set ::env(EXTRA_LEFS) [glob $::env(DESIGN_DIR)/macros/lef/*.lef]
+set ::env(EXTRA_LEFS) "[glob $::env(DESIGN_DIR)/macros/lef/*.lef] $::env(DESIGN_DIR)/bitcell/gf180mcu_fpga_bitmux.lef"
-set ::env(EXTRA_GDS_FILES) [glob $::env(DESIGN_DIR)/macros/gds/*.gds]
+set ::env(EXTRA_GDS_FILES) "[glob $::env(DESIGN_DIR)/macros/gds/*.gds] $::env(DESIGN_DIR)/bitcell/gf180mcu_fpga_bitmux.gds"
set ::env(RT_MAX_LAYER) {Metal4}
diff --git a/openlane/user_project_wrapper/fixed_dont_change/fixed_wrapper_cfgs.tcl b/openlane/user_project_wrapper/fixed_dont_change/fixed_wrapper_cfgs.tcl
index 78c72f1..79ea816 100644
--- a/openlane/user_project_wrapper/fixed_dont_change/fixed_wrapper_cfgs.tcl
+++ b/openlane/user_project_wrapper/fixed_dont_change/fixed_wrapper_cfgs.tcl
@@ -19,15 +19,16 @@
# of your block.
set ::env(MAGIC_ZEROIZE_ORIGIN) 0
-set ::env(FP_DEF_TEMPLATE) $::env(DESIGN_DIR)/fixed_dont_change/user_project_wrapper_gf180mcu.def
-
# Area Configurations. DON'T TOUCH.
set ::env(FP_SIZING) absolute
-set ::env(DIE_AREA) "0 0 3000 3000"
-set ::env(CORE_AREA) "21.5 21.5 2978.5 2978.5"
+set ::env(DIE_AREA) "0 0 2980.2 2980.2"
+set ::env(CORE_AREA) "12 12 2968.2 2968.2"
set ::env(RUN_CVC) 0
+# Pin Configurations. DON'T TOUCH
+set ::env(FP_PIN_ORDER_CFG) $::env(DESIGN_DIR)/pin_order.cfg
+
set ::unit 2.4
set ::env(FP_IO_VEXTEND) [expr 2*$::unit]
set ::env(FP_IO_HEXTEND) [expr 2*$::unit]
@@ -42,7 +43,7 @@
set ::env(FP_PDN_CORE_RING_VWIDTH) 3.1
set ::env(FP_PDN_CORE_RING_HWIDTH) 3.1
set ::env(FP_PDN_CORE_RING_VOFFSET) 14
-set ::env(FP_PDN_CORE_RING_HOFFSET) $::env(FP_PDN_CORE_RING_VOFFSET)
+set ::env(FP_PDN_CORE_RING_HOFFSET) 16
set ::env(FP_PDN_CORE_RING_VSPACING) 1.7
set ::env(FP_PDN_CORE_RING_HSPACING) $::env(FP_PDN_CORE_RING_VSPACING)
set ::env(FP_PDN_HOFFSET) 5
@@ -55,4 +56,4 @@
set ::env(VDD_NETS) [list {vdd}]
set ::env(GND_NETS) [list {vss}]
-set ::env(SYNTH_USE_PG_PINS_DEFINES) "USE_POWER_PINS"
\ No newline at end of file
+set ::env(SYNTH_USE_PG_PINS_DEFINES) "USE_POWER_PINS"
diff --git a/openlane/user_project_wrapper/macro.cfg b/openlane/user_project_wrapper/macro.cfg
index 19fe940..af0ef0a 100644
--- a/openlane/user_project_wrapper/macro.cfg
+++ b/openlane/user_project_wrapper/macro.cfg
@@ -1,60 +1,60 @@
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y0_N_term_single 640 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y0_N_term_single 1440 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y0_N_term_single 2240 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y0_N_term_single 3040 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y0_N_term_single 3840 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y0_N_term_single 4640 5340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO 400 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y1_LUT4AB 640 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y1_LUT4AB 1440 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y1_LUT4AB 2240 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y1_LUT4AB 3040 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y1_LUT4AB 3840 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_LUT4AB 4640 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_E_IO 5440 4540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO 400 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y2_LUT4AB 640 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y2_LUT4AB 1440 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y2_LUT4AB 2240 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y2_LUT4AB 3040 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y2_LUT4AB 3840 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y2_LUT4AB 4640 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y2_E_IO 5440 3740 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO 400 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y3_LUT4AB 640 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y3_LUT4AB 1440 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y3_LUT4AB 2240 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_LUT4AB 3040 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y3_LUT4AB 3840 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y3_LUT4AB 4640 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y3_E_IO 5440 2940 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO 400 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y4_LUT4AB 640 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y4_LUT4AB 1440 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y4_LUT4AB 2240 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_LUT4AB 3040 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y4_LUT4AB 3840 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y4_LUT4AB 4640 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_E_IO 5440 2140 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO 400 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y5_LUT4AB 640 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y5_LUT4AB 1440 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y5_LUT4AB 2240 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y5_LUT4AB 3040 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y5_LUT4AB 3840 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y5_LUT4AB 4640 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_E_IO 5440 1340 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO 400 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y6_LUT4AB 640 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y6_LUT4AB 1440 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_LUT4AB 2240 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y6_LUT4AB 3040 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y6_LUT4AB 3840 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_LUT4AB 4640 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_E_IO 5440 540 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y7_S_term_single 640 160 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single 1440 160 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single 2240 160 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single 3040 160 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y7_S_term_single 3840 160 N
-Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_S_term_single 4640 160 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y0_N_term_single 320 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y0_N_term_single 720 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y0_N_term_single 1120 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y0_N_term_single 1520 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y0_N_term_single 1920 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y0_N_term_single 2320 2670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO 200 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y1_LUT4AB 320 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y1_LUT4AB 720 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y1_LUT4AB 1120 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y1_LUT4AB 1520 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y1_LUT4AB 1920 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_LUT4AB 2320 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_E_IO 2720 2270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO 200 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y2_LUT4AB 320 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y2_LUT4AB 720 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y2_LUT4AB 1120 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y2_LUT4AB 1520 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y2_LUT4AB 1920 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y2_LUT4AB 2320 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y2_E_IO 2720 1870 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO 200 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y3_LUT4AB 320 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y3_LUT4AB 720 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y3_LUT4AB 1120 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_LUT4AB 1520 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y3_LUT4AB 1920 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y3_LUT4AB 2320 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y3_E_IO 2720 1470 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO 200 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y4_LUT4AB 320 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y4_LUT4AB 720 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y4_LUT4AB 1120 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_LUT4AB 1520 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y4_LUT4AB 1920 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y4_LUT4AB 2320 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_E_IO 2720 1070 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO 200 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y5_LUT4AB 320 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y5_LUT4AB 720 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y5_LUT4AB 1120 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y5_LUT4AB 1520 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y5_LUT4AB 1920 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y5_LUT4AB 2320 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_E_IO 2720 670 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO 200 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y6_LUT4AB 320 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y6_LUT4AB 720 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_LUT4AB 1120 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y6_LUT4AB 1520 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y6_LUT4AB 1920 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_LUT4AB 2320 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_E_IO 2720 270 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y7_S_term_single 320 80 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single 720 80 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single 1120 80 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single 1520 80 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y7_S_term_single 1920 80 N
+Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_S_term_single 2320 80 N
diff --git a/openlane/user_project_wrapper/macros/gds/E_IO.gds b/openlane/user_project_wrapper/macros/gds/E_IO.gds
new file mode 100644
index 0000000..e0cbc32
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/gds/E_IO.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/macros/gds/LUT4AB.gds b/openlane/user_project_wrapper/macros/gds/LUT4AB.gds
new file mode 100644
index 0000000..a222725
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/gds/LUT4AB.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/macros/gds/N_term_single.gds b/openlane/user_project_wrapper/macros/gds/N_term_single.gds
new file mode 100644
index 0000000..40586a8
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/gds/N_term_single.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/macros/gds/S_term_single.gds b/openlane/user_project_wrapper/macros/gds/S_term_single.gds
new file mode 100644
index 0000000..b0c1f5e
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/gds/S_term_single.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/macros/gds/W_IO.gds b/openlane/user_project_wrapper/macros/gds/W_IO.gds
new file mode 100644
index 0000000..fa0d1ed
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/gds/W_IO.gds
Binary files differ
diff --git a/openlane/user_project_wrapper/macros/lef/E_IO.lef b/openlane/user_project_wrapper/macros/lef/E_IO.lef
new file mode 100644
index 0000000..19bab70
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/lef/E_IO.lef
@@ -0,0 +1,2461 @@
+VERSION 5.7 ;
+ NOWIREEXTENSIONATPIN ON ;
+ DIVIDERCHAR "/" ;
+ BUSBITCHARS "[]" ;
+MACRO E_IO
+ CLASS BLOCK ;
+ FOREIGN E_IO ;
+ ORIGIN 0.000 0.000 ;
+ SIZE 110.000 BY 390.000 ;
+ PIN A_I_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 1.400 110.000 1.960 ;
+ END
+ END A_I_top
+ PIN A_O_top
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 18.200 110.000 18.760 ;
+ END
+ END A_O_top
+ PIN A_T_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 9.240 110.000 9.800 ;
+ END
+ END A_T_top
+ PIN A_config_C_bit0
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 51.800 110.000 52.360 ;
+ END
+ END A_config_C_bit0
+ PIN A_config_C_bit1
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 59.640 110.000 60.200 ;
+ END
+ END A_config_C_bit1
+ PIN A_config_C_bit2
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 68.600 110.000 69.160 ;
+ END
+ END A_config_C_bit2
+ PIN A_config_C_bit3
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 76.440 110.000 77.000 ;
+ END
+ END A_config_C_bit3
+ PIN B_I_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 26.040 110.000 26.600 ;
+ END
+ END B_I_top
+ PIN B_O_top
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 42.840 110.000 43.400 ;
+ END
+ END B_O_top
+ PIN B_T_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 35.000 110.000 35.560 ;
+ END
+ END B_T_top
+ PIN B_config_C_bit0
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 85.400 110.000 85.960 ;
+ END
+ END B_config_C_bit0
+ PIN B_config_C_bit1
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 93.240 110.000 93.800 ;
+ END
+ END B_config_C_bit1
+ PIN B_config_C_bit2
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 102.200 110.000 102.760 ;
+ END
+ END B_config_C_bit2
+ PIN B_config_C_bit3
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 111.160 110.000 111.720 ;
+ END
+ END B_config_C_bit3
+ PIN E1END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 1.400 2.000 1.960 ;
+ END
+ END E1END[0]
+ PIN E1END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 3.640 2.000 4.200 ;
+ END
+ END E1END[1]
+ PIN E1END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 7.000 2.000 7.560 ;
+ END
+ END E1END[2]
+ PIN E1END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 10.360 2.000 10.920 ;
+ END
+ END E1END[3]
+ PIN E2END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 37.240 2.000 37.800 ;
+ END
+ END E2END[0]
+ PIN E2END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 40.600 2.000 41.160 ;
+ END
+ END E2END[1]
+ PIN E2END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 42.840 2.000 43.400 ;
+ END
+ END E2END[2]
+ PIN E2END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 46.200 2.000 46.760 ;
+ END
+ END E2END[3]
+ PIN E2END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 49.560 2.000 50.120 ;
+ END
+ END E2END[4]
+ PIN E2END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 52.920 2.000 53.480 ;
+ END
+ END E2END[5]
+ PIN E2END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 55.160 2.000 55.720 ;
+ END
+ END E2END[6]
+ PIN E2END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 58.520 2.000 59.080 ;
+ END
+ END E2END[7]
+ PIN E2MID[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 12.600 2.000 13.160 ;
+ END
+ END E2MID[0]
+ PIN E2MID[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 15.960 2.000 16.520 ;
+ END
+ END E2MID[1]
+ PIN E2MID[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 19.320 2.000 19.880 ;
+ END
+ END E2MID[2]
+ PIN E2MID[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 21.560 2.000 22.120 ;
+ END
+ END E2MID[3]
+ PIN E2MID[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 24.920 2.000 25.480 ;
+ END
+ END E2MID[4]
+ PIN E2MID[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 28.280 2.000 28.840 ;
+ END
+ END E2MID[5]
+ PIN E2MID[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 31.640 2.000 32.200 ;
+ END
+ END E2MID[6]
+ PIN E2MID[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 33.880 2.000 34.440 ;
+ END
+ END E2MID[7]
+ PIN E6END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ RECT 0.000 110.040 2.000 110.600 ;
+ END
+ END E6END[0]
+ PIN E6END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ RECT 0.000 140.280 2.000 140.840 ;
+ END
+ END E6END[10]
+ PIN E6END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 143.640 2.000 144.200 ;
+ END
+ END E6END[11]
+ PIN E6END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 113.400 2.000 113.960 ;
+ END
+ END E6END[1]
+ PIN E6END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 116.760 2.000 117.320 ;
+ END
+ END E6END[2]
+ PIN E6END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 119.000 2.000 119.560 ;
+ END
+ END E6END[3]
+ PIN E6END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 122.360 2.000 122.920 ;
+ END
+ END E6END[4]
+ PIN E6END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 125.720 2.000 126.280 ;
+ END
+ END E6END[5]
+ PIN E6END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 127.960 2.000 128.520 ;
+ END
+ END E6END[6]
+ PIN E6END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal3 ;
+ RECT 0.000 131.320 2.000 131.880 ;
+ END
+ END E6END[7]
+ PIN E6END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 134.680 2.000 135.240 ;
+ END
+ END E6END[8]
+ PIN E6END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 136.920 2.000 137.480 ;
+ END
+ END E6END[9]
+ PIN EE4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END EE4END[0]
+ PIN EE4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END EE4END[10]
+ PIN EE4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal3 ;
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+ END EE4END[11]
+ PIN EE4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END EE4END[12]
+ PIN EE4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 101.080 2.000 101.640 ;
+ END
+ END EE4END[13]
+ PIN EE4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 104.440 2.000 105.000 ;
+ END
+ END EE4END[14]
+ PIN EE4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 106.680 2.000 107.240 ;
+ END
+ END EE4END[15]
+ PIN EE4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 64.120 2.000 64.680 ;
+ END
+ END EE4END[1]
+ PIN EE4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END EE4END[2]
+ PIN EE4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END EE4END[3]
+ PIN EE4END[4]
+ DIRECTION INPUT ;
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+ END
+ END EE4END[4]
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+ DIRECTION INPUT ;
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+ END
+ END EE4END[5]
+ PIN EE4END[6]
+ DIRECTION INPUT ;
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+ END
+ END EE4END[6]
+ PIN EE4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END EE4END[7]
+ PIN EE4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END EE4END[8]
+ PIN EE4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal3 ;
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+ END
+ END EE4END[9]
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+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END FrameData[10]
+ PIN FrameData[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ PIN FrameData[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END FrameData[12]
+ PIN FrameData[13]
+ DIRECTION INPUT ;
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+ END
+ END FrameData[13]
+ PIN FrameData[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END FrameData[14]
+ PIN FrameData[15]
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+ END
+ END FrameData[15]
+ PIN FrameData[16]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END FrameData[16]
+ PIN FrameData[17]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END FrameData[17]
+ PIN FrameData[18]
+ DIRECTION INPUT ;
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+ END
+ END FrameData[6]
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+ RECT 0.000 316.120 2.000 316.680 ;
+ END
+ END FrameData[8]
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+ DIRECTION INPUT ;
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+ RECT 0.000 319.480 2.000 320.040 ;
+ END
+ END FrameData[9]
+ PIN FrameData_O[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 119.000 110.000 119.560 ;
+ END
+ END FrameData_O[0]
+ PIN FrameData_O[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ RECT 108.000 204.120 110.000 204.680 ;
+ END
+ END FrameData_O[10]
+ PIN FrameData_O[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ RECT 108.000 211.960 110.000 212.520 ;
+ END
+ END FrameData_O[11]
+ PIN FrameData_O[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 220.920 110.000 221.480 ;
+ END
+ END FrameData_O[12]
+ PIN FrameData_O[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 228.760 110.000 229.320 ;
+ END
+ END FrameData_O[13]
+ PIN FrameData_O[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 237.720 110.000 238.280 ;
+ END
+ END FrameData_O[14]
+ PIN FrameData_O[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 245.560 110.000 246.120 ;
+ END
+ END FrameData_O[15]
+ PIN FrameData_O[16]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 254.520 110.000 255.080 ;
+ END
+ END FrameData_O[16]
+ PIN FrameData_O[17]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 262.360 110.000 262.920 ;
+ END
+ END FrameData_O[17]
+ PIN FrameData_O[18]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 271.320 110.000 271.880 ;
+ END
+ END FrameData_O[18]
+ PIN FrameData_O[19]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 279.160 110.000 279.720 ;
+ END
+ END FrameData_O[19]
+ PIN FrameData_O[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 127.960 110.000 128.520 ;
+ END
+ END FrameData_O[1]
+ PIN FrameData_O[20]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 288.120 110.000 288.680 ;
+ END
+ END FrameData_O[20]
+ PIN FrameData_O[21]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 297.080 110.000 297.640 ;
+ END
+ END FrameData_O[21]
+ PIN FrameData_O[22]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 304.920 110.000 305.480 ;
+ END
+ END FrameData_O[22]
+ PIN FrameData_O[23]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 313.880 110.000 314.440 ;
+ END
+ END FrameData_O[23]
+ PIN FrameData_O[24]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 321.720 110.000 322.280 ;
+ END
+ END FrameData_O[24]
+ PIN FrameData_O[25]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 330.680 110.000 331.240 ;
+ END
+ END FrameData_O[25]
+ PIN FrameData_O[26]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 338.520 110.000 339.080 ;
+ END
+ END FrameData_O[26]
+ PIN FrameData_O[27]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 347.480 110.000 348.040 ;
+ END
+ END FrameData_O[27]
+ PIN FrameData_O[28]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 355.320 110.000 355.880 ;
+ END
+ END FrameData_O[28]
+ PIN FrameData_O[29]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 364.280 110.000 364.840 ;
+ END
+ END FrameData_O[29]
+ PIN FrameData_O[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 135.800 110.000 136.360 ;
+ END
+ END FrameData_O[2]
+ PIN FrameData_O[30]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 372.120 110.000 372.680 ;
+ END
+ END FrameData_O[30]
+ PIN FrameData_O[31]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 381.080 110.000 381.640 ;
+ END
+ END FrameData_O[31]
+ PIN FrameData_O[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 144.760 110.000 145.320 ;
+ END
+ END FrameData_O[3]
+ PIN FrameData_O[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 152.600 110.000 153.160 ;
+ END
+ END FrameData_O[4]
+ PIN FrameData_O[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 161.560 110.000 162.120 ;
+ END
+ END FrameData_O[5]
+ PIN FrameData_O[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 169.400 110.000 169.960 ;
+ END
+ END FrameData_O[6]
+ PIN FrameData_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 178.360 110.000 178.920 ;
+ END
+ END FrameData_O[7]
+ PIN FrameData_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 186.200 110.000 186.760 ;
+ END
+ END FrameData_O[8]
+ PIN FrameData_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 195.160 110.000 195.720 ;
+ END
+ END FrameData_O[9]
+ PIN FrameStrobe[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 7.000 0.000 7.560 2.000 ;
+ END
+ END FrameStrobe[0]
+ PIN FrameStrobe[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 35.000 0.000 35.560 2.000 ;
+ END
+ END FrameStrobe[10]
+ PIN FrameStrobe[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 0.000 38.920 2.000 ;
+ END
+ END FrameStrobe[11]
+ PIN FrameStrobe[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 40.600 0.000 41.160 2.000 ;
+ END
+ END FrameStrobe[12]
+ PIN FrameStrobe[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 43.960 0.000 44.520 2.000 ;
+ END
+ END FrameStrobe[13]
+ PIN FrameStrobe[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 46.200 0.000 46.760 2.000 ;
+ END
+ END FrameStrobe[14]
+ PIN FrameStrobe[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 49.560 0.000 50.120 2.000 ;
+ END
+ END FrameStrobe[15]
+ PIN FrameStrobe[16]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 51.800 0.000 52.360 2.000 ;
+ END
+ END FrameStrobe[16]
+ PIN FrameStrobe[17]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 55.160 0.000 55.720 2.000 ;
+ END
+ END FrameStrobe[17]
+ PIN FrameStrobe[18]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 58.520 0.000 59.080 2.000 ;
+ END
+ END FrameStrobe[18]
+ PIN FrameStrobe[19]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 60.760 0.000 61.320 2.000 ;
+ END
+ END FrameStrobe[19]
+ PIN FrameStrobe[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 9.240 0.000 9.800 2.000 ;
+ END
+ END FrameStrobe[1]
+ PIN FrameStrobe[20]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[20]
+ PIN FrameStrobe[21]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 66.360 0.000 66.920 2.000 ;
+ END
+ END FrameStrobe[21]
+ PIN FrameStrobe[22]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 69.720 0.000 70.280 2.000 ;
+ END
+ END FrameStrobe[22]
+ PIN FrameStrobe[23]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 0.000 72.520 2.000 ;
+ END
+ END FrameStrobe[23]
+ PIN FrameStrobe[24]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 75.320 0.000 75.880 2.000 ;
+ END
+ END FrameStrobe[24]
+ PIN FrameStrobe[25]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 77.560 0.000 78.120 2.000 ;
+ END
+ END FrameStrobe[25]
+ PIN FrameStrobe[26]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[26]
+ PIN FrameStrobe[27]
+ DIRECTION INPUT ;
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+ PORT
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+ RECT 84.280 0.000 84.840 2.000 ;
+ END
+ END FrameStrobe[27]
+ PIN FrameStrobe[28]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 86.520 0.000 87.080 2.000 ;
+ END
+ END FrameStrobe[28]
+ PIN FrameStrobe[29]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 89.880 0.000 90.440 2.000 ;
+ END
+ END FrameStrobe[29]
+ PIN FrameStrobe[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 12.600 0.000 13.160 2.000 ;
+ END
+ END FrameStrobe[2]
+ PIN FrameStrobe[30]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 92.120 0.000 92.680 2.000 ;
+ END
+ END FrameStrobe[30]
+ PIN FrameStrobe[31]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 95.480 0.000 96.040 2.000 ;
+ END
+ END FrameStrobe[31]
+ PIN FrameStrobe[32]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 97.720 0.000 98.280 2.000 ;
+ END
+ END FrameStrobe[32]
+ PIN FrameStrobe[33]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 101.080 0.000 101.640 2.000 ;
+ END
+ END FrameStrobe[33]
+ PIN FrameStrobe[34]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 103.320 0.000 103.880 2.000 ;
+ END
+ END FrameStrobe[34]
+ PIN FrameStrobe[35]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 0.000 107.240 2.000 ;
+ END
+ END FrameStrobe[35]
+ PIN FrameStrobe[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 14.840 0.000 15.400 2.000 ;
+ END
+ END FrameStrobe[3]
+ PIN FrameStrobe[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 18.200 0.000 18.760 2.000 ;
+ END
+ END FrameStrobe[4]
+ PIN FrameStrobe[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 20.440 0.000 21.000 2.000 ;
+ END
+ END FrameStrobe[5]
+ PIN FrameStrobe[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 23.800 0.000 24.360 2.000 ;
+ END
+ END FrameStrobe[6]
+ PIN FrameStrobe[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 26.040 0.000 26.600 2.000 ;
+ END
+ END FrameStrobe[7]
+ PIN FrameStrobe[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 29.400 0.000 29.960 2.000 ;
+ END
+ END FrameStrobe[8]
+ PIN FrameStrobe[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 32.760 0.000 33.320 2.000 ;
+ END
+ END FrameStrobe[9]
+ PIN FrameStrobe_O[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 7.000 388.000 7.560 390.000 ;
+ END
+ END FrameStrobe_O[0]
+ PIN FrameStrobe_O[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 35.000 388.000 35.560 390.000 ;
+ END
+ END FrameStrobe_O[10]
+ PIN FrameStrobe_O[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 388.000 38.920 390.000 ;
+ END
+ END FrameStrobe_O[11]
+ PIN FrameStrobe_O[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 40.600 388.000 41.160 390.000 ;
+ END
+ END FrameStrobe_O[12]
+ PIN FrameStrobe_O[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 43.960 388.000 44.520 390.000 ;
+ END
+ END FrameStrobe_O[13]
+ PIN FrameStrobe_O[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[14]
+ PIN FrameStrobe_O[15]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[15]
+ PIN FrameStrobe_O[16]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 51.800 388.000 52.360 390.000 ;
+ END
+ END FrameStrobe_O[16]
+ PIN FrameStrobe_O[17]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 55.160 388.000 55.720 390.000 ;
+ END
+ END FrameStrobe_O[17]
+ PIN FrameStrobe_O[18]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 58.520 388.000 59.080 390.000 ;
+ END
+ END FrameStrobe_O[18]
+ PIN FrameStrobe_O[19]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[19]
+ PIN FrameStrobe_O[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[1]
+ PIN FrameStrobe_O[20]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 64.120 388.000 64.680 390.000 ;
+ END
+ END FrameStrobe_O[20]
+ PIN FrameStrobe_O[21]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ END FrameStrobe_O[21]
+ PIN FrameStrobe_O[22]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ END FrameStrobe_O[22]
+ PIN FrameStrobe_O[23]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 388.000 72.520 390.000 ;
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+ END FrameStrobe_O[23]
+ PIN FrameStrobe_O[24]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 75.320 388.000 75.880 390.000 ;
+ END
+ END FrameStrobe_O[24]
+ PIN FrameStrobe_O[25]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ END FrameStrobe_O[26]
+ PIN FrameStrobe_O[27]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[27]
+ PIN FrameStrobe_O[28]
+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[28]
+ PIN FrameStrobe_O[29]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ END
+ END FrameStrobe_O[29]
+ PIN FrameStrobe_O[2]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 12.600 388.000 13.160 390.000 ;
+ END
+ END FrameStrobe_O[2]
+ PIN FrameStrobe_O[30]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ END FrameStrobe_O[30]
+ PIN FrameStrobe_O[31]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[31]
+ PIN FrameStrobe_O[32]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 97.720 388.000 98.280 390.000 ;
+ END
+ END FrameStrobe_O[32]
+ PIN FrameStrobe_O[33]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
+ RECT 101.080 388.000 101.640 390.000 ;
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+ END FrameStrobe_O[33]
+ PIN FrameStrobe_O[34]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 103.320 388.000 103.880 390.000 ;
+ END
+ END FrameStrobe_O[34]
+ PIN FrameStrobe_O[35]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 388.000 107.240 390.000 ;
+ END
+ END FrameStrobe_O[35]
+ PIN FrameStrobe_O[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 14.840 388.000 15.400 390.000 ;
+ END
+ END FrameStrobe_O[3]
+ PIN FrameStrobe_O[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 18.200 388.000 18.760 390.000 ;
+ END
+ END FrameStrobe_O[4]
+ PIN FrameStrobe_O[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 20.440 388.000 21.000 390.000 ;
+ END
+ END FrameStrobe_O[5]
+ PIN FrameStrobe_O[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 23.800 388.000 24.360 390.000 ;
+ END
+ END FrameStrobe_O[6]
+ PIN FrameStrobe_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 26.040 388.000 26.600 390.000 ;
+ END
+ END FrameStrobe_O[7]
+ PIN FrameStrobe_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 29.400 388.000 29.960 390.000 ;
+ END
+ END FrameStrobe_O[8]
+ PIN FrameStrobe_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 32.760 388.000 33.320 390.000 ;
+ END
+ END FrameStrobe_O[9]
+ PIN OutputEnable
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 3.640 0.000 4.200 2.000 ;
+ END
+ END OutputEnable
+ PIN OutputEnable_O
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 3.640 388.000 4.200 390.000 ;
+ END
+ END OutputEnable_O
+ PIN UserCLK
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 0.000 1.960 2.000 ;
+ END
+ END UserCLK
+ PIN UserCLKo
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 388.000 1.960 390.000 ;
+ END
+ END UserCLKo
+ PIN W1BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 147.000 2.000 147.560 ;
+ END
+ END W1BEG[0]
+ PIN W1BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 149.240 2.000 149.800 ;
+ END
+ END W1BEG[1]
+ PIN W1BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 152.600 2.000 153.160 ;
+ END
+ END W1BEG[2]
+ PIN W1BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 155.960 2.000 156.520 ;
+ END
+ END W1BEG[3]
+ PIN W2BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 158.200 2.000 158.760 ;
+ END
+ END W2BEG[0]
+ PIN W2BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 161.560 2.000 162.120 ;
+ END
+ END W2BEG[1]
+ PIN W2BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 164.920 2.000 165.480 ;
+ END
+ END W2BEG[2]
+ PIN W2BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 168.280 2.000 168.840 ;
+ END
+ END W2BEG[3]
+ PIN W2BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 170.520 2.000 171.080 ;
+ END
+ END W2BEG[4]
+ PIN W2BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 173.880 2.000 174.440 ;
+ END
+ END W2BEG[5]
+ PIN W2BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 177.240 2.000 177.800 ;
+ END
+ END W2BEG[6]
+ PIN W2BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 179.480 2.000 180.040 ;
+ END
+ END W2BEG[7]
+ PIN W2BEGb[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 182.840 2.000 183.400 ;
+ END
+ END W2BEGb[0]
+ PIN W2BEGb[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 186.200 2.000 186.760 ;
+ END
+ END W2BEGb[1]
+ PIN W2BEGb[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 189.560 2.000 190.120 ;
+ END
+ END W2BEGb[2]
+ PIN W2BEGb[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 191.800 2.000 192.360 ;
+ END
+ END W2BEGb[3]
+ PIN W2BEGb[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 195.160 2.000 195.720 ;
+ END
+ END W2BEGb[4]
+ PIN W2BEGb[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 198.520 2.000 199.080 ;
+ END
+ END W2BEGb[5]
+ PIN W2BEGb[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 200.760 2.000 201.320 ;
+ END
+ END W2BEGb[6]
+ PIN W2BEGb[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 204.120 2.000 204.680 ;
+ END
+ END W2BEGb[7]
+ PIN W6BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 255.640 2.000 256.200 ;
+ END
+ END W6BEG[0]
+ PIN W6BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 285.880 2.000 286.440 ;
+ END
+ END W6BEG[10]
+ PIN W6BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 289.240 2.000 289.800 ;
+ END
+ END W6BEG[11]
+ PIN W6BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 259.000 2.000 259.560 ;
+ END
+ END W6BEG[1]
+ PIN W6BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 262.360 2.000 262.920 ;
+ END
+ END W6BEG[2]
+ PIN W6BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 264.600 2.000 265.160 ;
+ END
+ END W6BEG[3]
+ PIN W6BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 267.960 2.000 268.520 ;
+ END
+ END W6BEG[4]
+ PIN W6BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 271.320 2.000 271.880 ;
+ END
+ END W6BEG[5]
+ PIN W6BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 273.560 2.000 274.120 ;
+ END
+ END W6BEG[6]
+ PIN W6BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 276.920 2.000 277.480 ;
+ END
+ END W6BEG[7]
+ PIN W6BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 280.280 2.000 280.840 ;
+ END
+ END W6BEG[8]
+ PIN W6BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 283.640 2.000 284.200 ;
+ END
+ END W6BEG[9]
+ PIN WW4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 207.480 2.000 208.040 ;
+ END
+ END WW4BEG[0]
+ PIN WW4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 237.720 2.000 238.280 ;
+ END
+ END WW4BEG[10]
+ PIN WW4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 241.080 2.000 241.640 ;
+ END
+ END WW4BEG[11]
+ PIN WW4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 243.320 2.000 243.880 ;
+ END
+ END WW4BEG[12]
+ PIN WW4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 246.680 2.000 247.240 ;
+ END
+ END WW4BEG[13]
+ PIN WW4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 250.040 2.000 250.600 ;
+ END
+ END WW4BEG[14]
+ PIN WW4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 253.400 2.000 253.960 ;
+ END
+ END WW4BEG[15]
+ PIN WW4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 210.840 2.000 211.400 ;
+ END
+ END WW4BEG[1]
+ PIN WW4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 213.080 2.000 213.640 ;
+ END
+ END WW4BEG[2]
+ PIN WW4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 216.440 2.000 217.000 ;
+ END
+ END WW4BEG[3]
+ PIN WW4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 219.800 2.000 220.360 ;
+ END
+ END WW4BEG[4]
+ PIN WW4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 222.040 2.000 222.600 ;
+ END
+ END WW4BEG[5]
+ PIN WW4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 225.400 2.000 225.960 ;
+ END
+ END WW4BEG[6]
+ PIN WW4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 228.760 2.000 229.320 ;
+ END
+ END WW4BEG[7]
+ PIN WW4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 232.120 2.000 232.680 ;
+ END
+ END WW4BEG[8]
+ PIN WW4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 234.360 2.000 234.920 ;
+ END
+ END WW4BEG[9]
+ PIN vdd
+ DIRECTION INOUT ;
+ USE POWER ;
+ PORT
+ LAYER Metal4 ;
+ RECT 17.960 7.540 19.560 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 42.040 7.540 43.640 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 66.120 7.540 67.720 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 90.200 7.540 91.800 380.540 ;
+ END
+ END vdd
+ PIN vss
+ DIRECTION INOUT ;
+ USE GROUND ;
+ PORT
+ LAYER Metal4 ;
+ RECT 30.000 7.540 31.600 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 54.080 7.540 55.680 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 78.160 7.540 79.760 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 102.240 7.540 103.840 380.540 ;
+ END
+ END vss
+ OBS
+ LAYER Metal1 ;
+ RECT 6.720 7.540 108.550 380.540 ;
+ LAYER Metal2 ;
+ RECT 0.140 387.700 1.100 388.500 ;
+ RECT 2.260 387.700 3.340 388.500 ;
+ RECT 4.500 387.700 6.700 388.500 ;
+ RECT 7.860 387.700 8.940 388.500 ;
+ RECT 10.100 387.700 12.300 388.500 ;
+ RECT 13.460 387.700 14.540 388.500 ;
+ RECT 15.700 387.700 17.900 388.500 ;
+ RECT 19.060 387.700 20.140 388.500 ;
+ RECT 21.300 387.700 23.500 388.500 ;
+ RECT 24.660 387.700 25.740 388.500 ;
+ RECT 26.900 387.700 29.100 388.500 ;
+ RECT 30.260 387.700 32.460 388.500 ;
+ RECT 33.620 387.700 34.700 388.500 ;
+ RECT 35.860 387.700 38.060 388.500 ;
+ RECT 39.220 387.700 40.300 388.500 ;
+ RECT 41.460 387.700 43.660 388.500 ;
+ RECT 44.820 387.700 45.900 388.500 ;
+ RECT 47.060 387.700 49.260 388.500 ;
+ RECT 50.420 387.700 51.500 388.500 ;
+ RECT 52.660 387.700 54.860 388.500 ;
+ RECT 56.020 387.700 58.220 388.500 ;
+ RECT 59.380 387.700 60.460 388.500 ;
+ RECT 61.620 387.700 63.820 388.500 ;
+ RECT 64.980 387.700 66.060 388.500 ;
+ RECT 67.220 387.700 69.420 388.500 ;
+ RECT 70.580 387.700 71.660 388.500 ;
+ RECT 72.820 387.700 75.020 388.500 ;
+ RECT 76.180 387.700 77.260 388.500 ;
+ RECT 78.420 387.700 80.620 388.500 ;
+ RECT 81.780 387.700 83.980 388.500 ;
+ RECT 85.140 387.700 86.220 388.500 ;
+ RECT 87.380 387.700 89.580 388.500 ;
+ RECT 90.740 387.700 91.820 388.500 ;
+ RECT 92.980 387.700 95.180 388.500 ;
+ RECT 96.340 387.700 97.420 388.500 ;
+ RECT 98.580 387.700 100.780 388.500 ;
+ RECT 101.940 387.700 103.020 388.500 ;
+ RECT 104.180 387.700 106.380 388.500 ;
+ RECT 107.540 387.700 109.620 388.500 ;
+ RECT 0.140 2.300 109.620 387.700 ;
+ RECT 0.140 0.090 1.100 2.300 ;
+ RECT 2.260 0.090 3.340 2.300 ;
+ RECT 4.500 0.090 6.700 2.300 ;
+ RECT 7.860 0.090 8.940 2.300 ;
+ RECT 10.100 0.090 12.300 2.300 ;
+ RECT 13.460 0.090 14.540 2.300 ;
+ RECT 15.700 0.090 17.900 2.300 ;
+ RECT 19.060 0.090 20.140 2.300 ;
+ RECT 21.300 0.090 23.500 2.300 ;
+ RECT 24.660 0.090 25.740 2.300 ;
+ RECT 26.900 0.090 29.100 2.300 ;
+ RECT 30.260 0.090 32.460 2.300 ;
+ RECT 33.620 0.090 34.700 2.300 ;
+ RECT 35.860 0.090 38.060 2.300 ;
+ RECT 39.220 0.090 40.300 2.300 ;
+ RECT 41.460 0.090 43.660 2.300 ;
+ RECT 44.820 0.090 45.900 2.300 ;
+ RECT 47.060 0.090 49.260 2.300 ;
+ RECT 50.420 0.090 51.500 2.300 ;
+ RECT 52.660 0.090 54.860 2.300 ;
+ RECT 56.020 0.090 58.220 2.300 ;
+ RECT 59.380 0.090 60.460 2.300 ;
+ RECT 61.620 0.090 63.820 2.300 ;
+ RECT 64.980 0.090 66.060 2.300 ;
+ RECT 67.220 0.090 69.420 2.300 ;
+ RECT 70.580 0.090 71.660 2.300 ;
+ RECT 72.820 0.090 75.020 2.300 ;
+ RECT 76.180 0.090 77.260 2.300 ;
+ RECT 78.420 0.090 80.620 2.300 ;
+ RECT 81.780 0.090 83.980 2.300 ;
+ RECT 85.140 0.090 86.220 2.300 ;
+ RECT 87.380 0.090 89.580 2.300 ;
+ RECT 90.740 0.090 91.820 2.300 ;
+ RECT 92.980 0.090 95.180 2.300 ;
+ RECT 96.340 0.090 97.420 2.300 ;
+ RECT 98.580 0.090 100.780 2.300 ;
+ RECT 101.940 0.090 103.020 2.300 ;
+ RECT 104.180 0.090 106.380 2.300 ;
+ RECT 107.540 0.090 109.620 2.300 ;
+ LAYER Metal3 ;
+ RECT 2.300 386.380 109.670 387.380 ;
+ RECT 0.090 384.180 109.670 386.380 ;
+ RECT 2.300 383.020 109.670 384.180 ;
+ RECT 0.090 381.940 109.670 383.020 ;
+ RECT 0.090 380.820 107.700 381.940 ;
+ RECT 2.300 380.780 107.700 380.820 ;
+ RECT 2.300 379.660 109.670 380.780 ;
+ RECT 0.090 378.580 109.670 379.660 ;
+ RECT 2.300 377.420 109.670 378.580 ;
+ RECT 0.090 375.220 109.670 377.420 ;
+ RECT 2.300 374.060 109.670 375.220 ;
+ RECT 0.090 372.980 109.670 374.060 ;
+ RECT 0.090 371.860 107.700 372.980 ;
+ RECT 2.300 371.820 107.700 371.860 ;
+ RECT 2.300 370.700 109.670 371.820 ;
+ RECT 0.090 369.620 109.670 370.700 ;
+ RECT 2.300 368.460 109.670 369.620 ;
+ RECT 0.090 366.260 109.670 368.460 ;
+ RECT 2.300 365.140 109.670 366.260 ;
+ RECT 2.300 365.100 107.700 365.140 ;
+ RECT 0.090 363.980 107.700 365.100 ;
+ RECT 0.090 362.900 109.670 363.980 ;
+ RECT 2.300 361.740 109.670 362.900 ;
+ RECT 0.090 359.540 109.670 361.740 ;
+ RECT 2.300 358.380 109.670 359.540 ;
+ RECT 0.090 357.300 109.670 358.380 ;
+ RECT 2.300 356.180 109.670 357.300 ;
+ RECT 2.300 356.140 107.700 356.180 ;
+ RECT 0.090 355.020 107.700 356.140 ;
+ RECT 0.090 353.940 109.670 355.020 ;
+ RECT 2.300 352.780 109.670 353.940 ;
+ RECT 0.090 350.580 109.670 352.780 ;
+ RECT 2.300 349.420 109.670 350.580 ;
+ RECT 0.090 348.340 109.670 349.420 ;
+ RECT 2.300 347.180 107.700 348.340 ;
+ RECT 0.090 344.980 109.670 347.180 ;
+ RECT 2.300 343.820 109.670 344.980 ;
+ RECT 0.090 341.620 109.670 343.820 ;
+ RECT 2.300 340.460 109.670 341.620 ;
+ RECT 0.090 339.380 109.670 340.460 ;
+ RECT 0.090 338.260 107.700 339.380 ;
+ RECT 2.300 338.220 107.700 338.260 ;
+ RECT 2.300 337.100 109.670 338.220 ;
+ RECT 0.090 336.020 109.670 337.100 ;
+ RECT 2.300 334.860 109.670 336.020 ;
+ RECT 0.090 332.660 109.670 334.860 ;
+ RECT 2.300 331.540 109.670 332.660 ;
+ RECT 2.300 331.500 107.700 331.540 ;
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+ RECT 0.090 329.300 109.670 330.380 ;
+ RECT 2.300 328.140 109.670 329.300 ;
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+ RECT 2.300 325.900 109.670 327.060 ;
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+ RECT 0.090 320.340 109.670 321.420 ;
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+ RECT 2.300 249.740 109.670 250.900 ;
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+ RECT 0.090 208.340 109.670 210.540 ;
+ RECT 2.300 207.180 109.670 208.340 ;
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+ RECT 2.300 203.820 107.700 204.980 ;
+ RECT 0.090 201.620 109.670 203.820 ;
+ RECT 2.300 200.460 109.670 201.620 ;
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+ RECT 2.300 198.220 109.670 199.380 ;
+ RECT 0.090 196.020 109.670 198.220 ;
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+ RECT 2.300 189.260 109.670 190.420 ;
+ RECT 0.090 187.060 109.670 189.260 ;
+ RECT 2.300 185.900 107.700 187.060 ;
+ RECT 0.090 183.700 109.670 185.900 ;
+ RECT 2.300 182.540 109.670 183.700 ;
+ RECT 0.090 180.340 109.670 182.540 ;
+ RECT 2.300 179.220 109.670 180.340 ;
+ RECT 2.300 179.180 107.700 179.220 ;
+ RECT 0.090 178.100 107.700 179.180 ;
+ RECT 2.300 178.060 107.700 178.100 ;
+ RECT 2.300 176.940 109.670 178.060 ;
+ RECT 0.090 174.740 109.670 176.940 ;
+ RECT 2.300 173.580 109.670 174.740 ;
+ RECT 0.090 171.380 109.670 173.580 ;
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+ RECT 2.300 170.220 107.700 170.260 ;
+ RECT 0.090 169.140 107.700 170.220 ;
+ RECT 2.300 169.100 107.700 169.140 ;
+ RECT 2.300 167.980 109.670 169.100 ;
+ RECT 0.090 165.780 109.670 167.980 ;
+ RECT 2.300 164.620 109.670 165.780 ;
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+ RECT 2.300 157.900 109.670 159.060 ;
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+ RECT 0.090 147.860 109.670 148.940 ;
+ RECT 2.300 146.700 109.670 147.860 ;
+ RECT 0.090 145.620 109.670 146.700 ;
+ RECT 0.090 144.500 107.700 145.620 ;
+ RECT 2.300 144.460 107.700 144.500 ;
+ RECT 2.300 143.340 109.670 144.460 ;
+ RECT 0.090 141.140 109.670 143.340 ;
+ RECT 2.300 139.980 109.670 141.140 ;
+ RECT 0.090 137.780 109.670 139.980 ;
+ RECT 2.300 136.660 109.670 137.780 ;
+ RECT 2.300 136.620 107.700 136.660 ;
+ RECT 0.090 135.540 107.700 136.620 ;
+ RECT 2.300 135.500 107.700 135.540 ;
+ RECT 2.300 134.380 109.670 135.500 ;
+ RECT 0.090 132.180 109.670 134.380 ;
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+ RECT 2.300 110.860 107.700 110.900 ;
+ RECT 2.300 109.740 109.670 110.860 ;
+ RECT 0.090 107.540 109.670 109.740 ;
+ RECT 2.300 106.380 109.670 107.540 ;
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+ RECT 2.300 104.140 109.670 105.300 ;
+ RECT 0.090 103.060 109.670 104.140 ;
+ RECT 0.090 101.940 107.700 103.060 ;
+ RECT 2.300 101.900 107.700 101.940 ;
+ RECT 2.300 100.780 109.670 101.900 ;
+ RECT 0.090 98.580 109.670 100.780 ;
+ RECT 2.300 97.420 109.670 98.580 ;
+ RECT 0.090 96.340 109.670 97.420 ;
+ RECT 2.300 95.180 109.670 96.340 ;
+ RECT 0.090 94.100 109.670 95.180 ;
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+ RECT 2.300 92.940 107.700 92.980 ;
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+END E_IO
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new file mode 100644
index 0000000..8d59532
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/lef/LUT4AB.lef
@@ -0,0 +1,4935 @@
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+ RECT 388.000 307.160 390.000 307.720 ;
+ END
+ END FrameData_O[5]
+ PIN FrameData_O[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 388.000 310.520 390.000 311.080 ;
+ END
+ END FrameData_O[6]
+ PIN FrameData_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 388.000 313.880 390.000 314.440 ;
+ END
+ END FrameData_O[7]
+ PIN FrameData_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 388.000 316.120 390.000 316.680 ;
+ END
+ END FrameData_O[8]
+ PIN FrameData_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 388.000 319.480 390.000 320.040 ;
+ END
+ END FrameData_O[9]
+ PIN FrameStrobe[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END FrameStrobe[0]
+ PIN FrameStrobe[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 318.360 0.000 318.920 2.000 ;
+ END
+ END FrameStrobe[10]
+ PIN FrameStrobe[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 321.720 0.000 322.280 2.000 ;
+ END
+ END FrameStrobe[11]
+ PIN FrameStrobe[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 323.960 0.000 324.520 2.000 ;
+ END
+ END FrameStrobe[12]
+ PIN FrameStrobe[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 327.320 0.000 327.880 2.000 ;
+ END
+ END FrameStrobe[13]
+ PIN FrameStrobe[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 329.560 0.000 330.120 2.000 ;
+ END
+ END FrameStrobe[14]
+ PIN FrameStrobe[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 332.920 0.000 333.480 2.000 ;
+ END
+ END FrameStrobe[15]
+ PIN FrameStrobe[16]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 335.160 0.000 335.720 2.000 ;
+ END
+ END FrameStrobe[16]
+ PIN FrameStrobe[17]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[17]
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+ DIRECTION INPUT ;
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+ END
+ END FrameStrobe[18]
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+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 343.000 0.000 343.560 2.000 ;
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+ END FrameStrobe[19]
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+ END FrameStrobe[1]
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+ END
+ END FrameStrobe[20]
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+ END FrameStrobe[21]
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+ END FrameStrobe[22]
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+ END FrameStrobe[23]
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+ END FrameStrobe[24]
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+ END FrameStrobe[25]
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+ END FrameStrobe[26]
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+ END
+ END FrameStrobe[27]
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+ END
+ END FrameStrobe[28]
+ PIN FrameStrobe[29]
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+ PORT
+ LAYER Metal2 ;
+ RECT 371.000 0.000 371.560 2.000 ;
+ END
+ END FrameStrobe[29]
+ PIN FrameStrobe[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 297.080 0.000 297.640 2.000 ;
+ END
+ END FrameStrobe[2]
+ PIN FrameStrobe[30]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 373.240 0.000 373.800 2.000 ;
+ END
+ END FrameStrobe[30]
+ PIN FrameStrobe[31]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
+ RECT 375.480 0.000 376.040 2.000 ;
+ END
+ END FrameStrobe[31]
+ PIN FrameStrobe[32]
+ DIRECTION INPUT ;
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+ END
+ END FrameStrobe[32]
+ PIN FrameStrobe[33]
+ DIRECTION INPUT ;
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+ END
+ END FrameStrobe[33]
+ PIN FrameStrobe[34]
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+ END FrameStrobe[34]
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+ END FrameStrobe[35]
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+ DIRECTION INPUT ;
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+ END FrameStrobe[4]
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+ END FrameStrobe[8]
+ PIN FrameStrobe[9]
+ DIRECTION INPUT ;
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+ RECT 316.120 0.000 316.680 2.000 ;
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+ END FrameStrobe[9]
+ PIN FrameStrobe_O[0]
+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[0]
+ PIN FrameStrobe_O[10]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[10]
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+ END FrameStrobe_O[21]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[22]
+ PIN FrameStrobe_O[23]
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+ RECT 354.200 388.000 354.760 390.000 ;
+ END
+ END FrameStrobe_O[23]
+ PIN FrameStrobe_O[24]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END
+ END FrameStrobe_O[24]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[25]
+ PIN FrameStrobe_O[26]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[26]
+ PIN FrameStrobe_O[27]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END
+ END FrameStrobe_O[27]
+ PIN FrameStrobe_O[28]
+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[28]
+ PIN FrameStrobe_O[29]
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+ END
+ END FrameStrobe_O[29]
+ PIN FrameStrobe_O[2]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[30]
+ PIN FrameStrobe_O[31]
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+ END
+ END FrameStrobe_O[31]
+ PIN FrameStrobe_O[32]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[32]
+ PIN FrameStrobe_O[33]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[33]
+ PIN FrameStrobe_O[34]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ END
+ END FrameStrobe_O[34]
+ PIN FrameStrobe_O[35]
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+ PORT
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+ END FrameStrobe_O[35]
+ PIN FrameStrobe_O[3]
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+ END FrameStrobe_O[4]
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+ END FrameStrobe_O[6]
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+ END FrameStrobe_O[7]
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+ END
+ END FrameStrobe_O[8]
+ PIN FrameStrobe_O[9]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 316.120 388.000 316.680 390.000 ;
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+ END FrameStrobe_O[9]
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+ END N1BEG[1]
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+ END N1BEG[2]
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+ LAYER Metal2 ;
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+ END N1BEG[3]
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+ END N1END[1]
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+ RECT 9.240 0.000 9.800 2.000 ;
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+ END N1END[3]
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+ END N2BEG[0]
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+ END N2BEG[1]
+ PIN N2BEG[2]
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+ END
+ END N2BEG[4]
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+ DIRECTION OUTPUT TRISTATE ;
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+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END N2BEG[7]
+ PIN N2BEGb[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END N2BEGb[0]
+ PIN N2BEGb[1]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ RECT 36.120 388.000 36.680 390.000 ;
+ END
+ END N2BEGb[1]
+ PIN N2BEGb[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 388.000 38.920 390.000 ;
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+ END N2BEGb[2]
+ PIN N2BEGb[3]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
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+ DIRECTION OUTPUT TRISTATE ;
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+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END N2MID[7]
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+ RECT 55.160 388.000 55.720 390.000 ;
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+ END N4BEG[0]
+ PIN N4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
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+ DIRECTION OUTPUT TRISTATE ;
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+ RECT 85.400 388.000 85.960 390.000 ;
+ END
+ END N4BEG[11]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END N4BEG[12]
+ PIN N4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 91.000 388.000 91.560 390.000 ;
+ END
+ END N4BEG[13]
+ PIN N4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 93.240 388.000 93.800 390.000 ;
+ END
+ END N4BEG[14]
+ PIN N4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 95.480 388.000 96.040 390.000 ;
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+ END N4BEG[15]
+ PIN N4BEG[1]
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+ END
+ END N4BEG[2]
+ PIN N4BEG[3]
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+ RECT 63.000 388.000 63.560 390.000 ;
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+ END N4BEG[3]
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+ END N4BEG[4]
+ PIN N4BEG[5]
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+ RECT 71.960 388.000 72.520 390.000 ;
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+ END N4BEG[6]
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+ RECT 74.200 388.000 74.760 390.000 ;
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+ END N4BEG[7]
+ PIN N4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
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+ RECT 76.440 388.000 77.000 390.000 ;
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+ END N4BEG[8]
+ PIN N4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ RECT 79.800 388.000 80.360 390.000 ;
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+ END N4BEG[9]
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+ END N4END[0]
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+ END
+ END N4END[10]
+ PIN N4END[11]
+ DIRECTION INPUT ;
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+ PORT
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+ END N4END[11]
+ PIN N4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
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+ END
+ END N4END[12]
+ PIN N4END[13]
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+ PIN N4END[14]
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+ END N4END[14]
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+ END N4END[15]
+ PIN N4END[1]
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+ RECT 57.400 0.000 57.960 2.000 ;
+ END
+ END N4END[1]
+ PIN N4END[2]
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+ USE SIGNAL ;
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+ LAYER Metal2 ;
+ RECT 60.760 0.000 61.320 2.000 ;
+ END
+ END N4END[2]
+ PIN N4END[3]
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+ RECT 63.000 0.000 63.560 2.000 ;
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+ END N4END[3]
+ PIN N4END[4]
+ DIRECTION INPUT ;
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+ RECT 66.360 0.000 66.920 2.000 ;
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+ END N4END[4]
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+ DIRECTION INPUT ;
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+ RECT 68.600 0.000 69.160 2.000 ;
+ END
+ END N4END[5]
+ PIN N4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 0.000 72.520 2.000 ;
+ END
+ END N4END[6]
+ PIN N4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 74.200 0.000 74.760 2.000 ;
+ END
+ END N4END[7]
+ PIN N4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 76.440 0.000 77.000 2.000 ;
+ END
+ END N4END[8]
+ PIN N4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 79.800 0.000 80.360 2.000 ;
+ END
+ END N4END[9]
+ PIN NN4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 98.840 388.000 99.400 390.000 ;
+ END
+ END NN4BEG[0]
+ PIN NN4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 125.720 388.000 126.280 390.000 ;
+ END
+ END NN4BEG[10]
+ PIN NN4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 129.080 388.000 129.640 390.000 ;
+ END
+ END NN4BEG[11]
+ PIN NN4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 131.320 388.000 131.880 390.000 ;
+ END
+ END NN4BEG[12]
+ PIN NN4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 133.560 388.000 134.120 390.000 ;
+ END
+ END NN4BEG[13]
+ PIN NN4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 136.920 388.000 137.480 390.000 ;
+ END
+ END NN4BEG[14]
+ PIN NN4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 139.160 388.000 139.720 390.000 ;
+ END
+ END NN4BEG[15]
+ PIN NN4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 101.080 388.000 101.640 390.000 ;
+ END
+ END NN4BEG[1]
+ PIN NN4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 104.440 388.000 105.000 390.000 ;
+ END
+ END NN4BEG[2]
+ PIN NN4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 388.000 107.240 390.000 ;
+ END
+ END NN4BEG[3]
+ PIN NN4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 110.040 388.000 110.600 390.000 ;
+ END
+ END NN4BEG[4]
+ PIN NN4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 112.280 388.000 112.840 390.000 ;
+ END
+ END NN4BEG[5]
+ PIN NN4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 114.520 388.000 115.080 390.000 ;
+ END
+ END NN4BEG[6]
+ PIN NN4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 117.880 388.000 118.440 390.000 ;
+ END
+ END NN4BEG[7]
+ PIN NN4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 120.120 388.000 120.680 390.000 ;
+ END
+ END NN4BEG[8]
+ PIN NN4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 123.480 388.000 124.040 390.000 ;
+ END
+ END NN4BEG[9]
+ PIN NN4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 98.840 0.000 99.400 2.000 ;
+ END
+ END NN4END[0]
+ PIN NN4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 125.720 0.000 126.280 2.000 ;
+ END
+ END NN4END[10]
+ PIN NN4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 129.080 0.000 129.640 2.000 ;
+ END
+ END NN4END[11]
+ PIN NN4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 131.320 0.000 131.880 2.000 ;
+ END
+ END NN4END[12]
+ PIN NN4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 133.560 0.000 134.120 2.000 ;
+ END
+ END NN4END[13]
+ PIN NN4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 136.920 0.000 137.480 2.000 ;
+ END
+ END NN4END[14]
+ PIN NN4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 139.160 0.000 139.720 2.000 ;
+ END
+ END NN4END[15]
+ PIN NN4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 101.080 0.000 101.640 2.000 ;
+ END
+ END NN4END[1]
+ PIN NN4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 104.440 0.000 105.000 2.000 ;
+ END
+ END NN4END[2]
+ PIN NN4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 0.000 107.240 2.000 ;
+ END
+ END NN4END[3]
+ PIN NN4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 110.040 0.000 110.600 2.000 ;
+ END
+ END NN4END[4]
+ PIN NN4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 112.280 0.000 112.840 2.000 ;
+ END
+ END NN4END[5]
+ PIN NN4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 114.520 0.000 115.080 2.000 ;
+ END
+ END NN4END[6]
+ PIN NN4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 117.880 0.000 118.440 2.000 ;
+ END
+ END NN4END[7]
+ PIN NN4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 120.120 0.000 120.680 2.000 ;
+ END
+ END NN4END[8]
+ PIN NN4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 123.480 0.000 124.040 2.000 ;
+ END
+ END NN4END[9]
+ PIN OutputEnable
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 289.240 0.000 289.800 2.000 ;
+ END
+ END OutputEnable
+ PIN OutputEnable_O
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 289.240 388.000 289.800 390.000 ;
+ END
+ END OutputEnable_O
+ PIN S1BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 144.760 0.000 145.320 2.000 ;
+ END
+ END S1BEG[0]
+ PIN S1BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 148.120 0.000 148.680 2.000 ;
+ END
+ END S1BEG[1]
+ PIN S1BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 150.360 0.000 150.920 2.000 ;
+ END
+ END S1BEG[2]
+ PIN S1BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 152.600 0.000 153.160 2.000 ;
+ END
+ END S1BEG[3]
+ PIN S1END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 144.760 388.000 145.320 390.000 ;
+ END
+ END S1END[0]
+ PIN S1END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 148.120 388.000 148.680 390.000 ;
+ END
+ END S1END[1]
+ PIN S1END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 150.360 388.000 150.920 390.000 ;
+ END
+ END S1END[2]
+ PIN S1END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 152.600 388.000 153.160 390.000 ;
+ END
+ END S1END[3]
+ PIN S2BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 155.960 0.000 156.520 2.000 ;
+ END
+ END S2BEG[0]
+ PIN S2BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 158.200 0.000 158.760 2.000 ;
+ END
+ END S2BEG[1]
+ PIN S2BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 161.560 0.000 162.120 2.000 ;
+ END
+ END S2BEG[2]
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+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
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+ END
+ END S2BEG[3]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END S2BEG[4]
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+ END S2BEG[5]
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+ END S2BEG[6]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END S2BEG[7]
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+ END S2BEGb[0]
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+ END S2BEGb[1]
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+ END S2MID[0]
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+ END S2MID[2]
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+ DIRECTION INPUT ;
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+ RECT 175.000 388.000 175.560 390.000 ;
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+ END S2MID[7]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END S4BEG[0]
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+ END S4BEG[10]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END S4BEG[11]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END S4BEG[13]
+ PIN S4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ END S4BEG[14]
+ PIN S4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 239.960 0.000 240.520 2.000 ;
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+ END S4BEG[15]
+ PIN S4BEG[1]
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+ END S4BEG[1]
+ PIN S4BEG[2]
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+ LAYER Metal2 ;
+ RECT 204.120 0.000 204.680 2.000 ;
+ END
+ END S4BEG[2]
+ PIN S4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 207.480 0.000 208.040 2.000 ;
+ END
+ END S4BEG[3]
+ PIN S4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
+ RECT 209.720 0.000 210.280 2.000 ;
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+ END S4BEG[4]
+ PIN S4BEG[5]
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+ END S4BEG[5]
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+ END S4BEG[7]
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+ END S4BEG[9]
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+ END S4END[10]
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+ END S4END[11]
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+ END S4END[12]
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+ END S4END[13]
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+ END S4END[14]
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+ END
+ END S4END[15]
+ PIN S4END[1]
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+ PIN S4END[2]
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+ END S4END[2]
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+ END S4END[3]
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+ END
+ END S4END[4]
+ PIN S4END[5]
+ DIRECTION INPUT ;
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+ END
+ END S4END[5]
+ PIN S4END[6]
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+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 215.320 388.000 215.880 390.000 ;
+ END
+ END S4END[6]
+ PIN S4END[7]
+ DIRECTION INPUT ;
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+ END
+ END S4END[7]
+ PIN S4END[8]
+ DIRECTION INPUT ;
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+ END
+ END S4END[8]
+ PIN S4END[9]
+ DIRECTION INPUT ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 223.160 388.000 223.720 390.000 ;
+ END
+ END S4END[9]
+ PIN SS4BEG[0]
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+ END SS4BEG[0]
+ PIN SS4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
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+ END SS4BEG[10]
+ PIN SS4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
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+ END SS4BEG[11]
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+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END
+ END SS4BEG[12]
+ PIN SS4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ RECT 278.040 0.000 278.600 2.000 ;
+ END
+ END SS4BEG[13]
+ PIN SS4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 280.280 0.000 280.840 2.000 ;
+ END
+ END SS4BEG[14]
+ PIN SS4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 283.640 0.000 284.200 2.000 ;
+ END
+ END SS4BEG[15]
+ PIN SS4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END SS4BEG[1]
+ PIN SS4BEG[2]
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+ RECT 247.800 0.000 248.360 2.000 ;
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+ PIN SS4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
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+ END SS4BEG[3]
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+ END SS4BEG[6]
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+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END SS4BEG[7]
+ PIN SS4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 264.600 0.000 265.160 2.000 ;
+ END
+ END SS4BEG[8]
+ PIN SS4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 266.840 0.000 267.400 2.000 ;
+ END
+ END SS4BEG[9]
+ PIN SS4END[0]
+ DIRECTION INPUT ;
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+ PORT
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+ END
+ END SS4END[0]
+ PIN SS4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ RECT 270.200 388.000 270.760 390.000 ;
+ END
+ END SS4END[10]
+ PIN SS4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 272.440 388.000 273.000 390.000 ;
+ END
+ END SS4END[11]
+ PIN SS4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ END
+ END SS4END[12]
+ PIN SS4END[13]
+ DIRECTION INPUT ;
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+ END SS4END[13]
+ PIN SS4END[14]
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+ END
+ END SS4END[14]
+ PIN SS4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 283.640 388.000 284.200 390.000 ;
+ END
+ END SS4END[15]
+ PIN SS4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 245.560 388.000 246.120 390.000 ;
+ END
+ END SS4END[1]
+ PIN SS4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 247.800 388.000 248.360 390.000 ;
+ END
+ END SS4END[2]
+ PIN SS4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 251.160 388.000 251.720 390.000 ;
+ END
+ END SS4END[3]
+ PIN SS4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 253.400 388.000 253.960 390.000 ;
+ END
+ END SS4END[4]
+ PIN SS4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 256.760 388.000 257.320 390.000 ;
+ END
+ END SS4END[5]
+ PIN SS4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 259.000 388.000 259.560 390.000 ;
+ END
+ END SS4END[6]
+ PIN SS4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 261.240 388.000 261.800 390.000 ;
+ END
+ END SS4END[7]
+ PIN SS4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 264.600 388.000 265.160 390.000 ;
+ END
+ END SS4END[8]
+ PIN SS4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 266.840 388.000 267.400 390.000 ;
+ END
+ END SS4END[9]
+ PIN UserCLK
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 285.880 0.000 286.440 2.000 ;
+ END
+ END UserCLK
+ PIN UserCLKo
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END W1BEG[0]
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+ END W2END[5]
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+ END W2MID[6]
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+ END W2MID[7]
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+ END WW4END[14]
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+ RECT 388.000 232.120 390.000 232.680 ;
+ END
+ END WW4END[8]
+ PIN WW4END[9]
+ DIRECTION INPUT ;
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+ RECT 388.000 234.360 390.000 234.920 ;
+ END
+ END WW4END[9]
+ PIN vdd
+ DIRECTION INOUT ;
+ USE POWER ;
+ PORT
+ LAYER Metal4 ;
+ RECT 22.240 7.540 23.840 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 175.840 7.540 177.440 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 329.440 7.540 331.040 380.540 ;
+ END
+ END vdd
+ PIN vss
+ DIRECTION INOUT ;
+ USE GROUND ;
+ PORT
+ LAYER Metal4 ;
+ RECT 99.040 7.540 100.640 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 252.640 7.540 254.240 380.540 ;
+ END
+ END vss
+ OBS
+ LAYER Metal1 ;
+ RECT 0.650 7.540 383.040 380.540 ;
+ LAYER Metal2 ;
+ RECT 0.140 387.700 1.100 388.500 ;
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+ RECT 191.540 1.260 193.740 2.300 ;
+ RECT 194.900 1.260 195.980 2.300 ;
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+ RECT 202.740 1.260 203.820 2.300 ;
+ RECT 204.980 1.260 207.180 2.300 ;
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+ RECT 210.580 1.260 212.780 2.300 ;
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index 0000000..a188ffc
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/lef/N_term_single.lef
@@ -0,0 +1,1688 @@
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+ LAYER Metal2 ;
+ RECT 287.000 178.000 287.560 180.000 ;
+ END
+ END FrameStrobe_O[26]
+ PIN FrameStrobe_O[27]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 297.080 178.000 297.640 180.000 ;
+ END
+ END FrameStrobe_O[27]
+ PIN FrameStrobe_O[28]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 307.160 178.000 307.720 180.000 ;
+ END
+ END FrameStrobe_O[28]
+ PIN FrameStrobe_O[29]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 318.360 178.000 318.920 180.000 ;
+ END
+ END FrameStrobe_O[29]
+ PIN FrameStrobe_O[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 41.720 178.000 42.280 180.000 ;
+ END
+ END FrameStrobe_O[2]
+ PIN FrameStrobe_O[30]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 328.440 178.000 329.000 180.000 ;
+ END
+ END FrameStrobe_O[30]
+ PIN FrameStrobe_O[31]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 338.520 178.000 339.080 180.000 ;
+ END
+ END FrameStrobe_O[31]
+ PIN FrameStrobe_O[32]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 348.600 178.000 349.160 180.000 ;
+ END
+ END FrameStrobe_O[32]
+ PIN FrameStrobe_O[33]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 358.680 178.000 359.240 180.000 ;
+ END
+ END FrameStrobe_O[33]
+ PIN FrameStrobe_O[34]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 368.760 178.000 369.320 180.000 ;
+ END
+ END FrameStrobe_O[34]
+ PIN FrameStrobe_O[35]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 378.840 178.000 379.400 180.000 ;
+ END
+ END FrameStrobe_O[35]
+ PIN FrameStrobe_O[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 51.800 178.000 52.360 180.000 ;
+ END
+ END FrameStrobe_O[3]
+ PIN FrameStrobe_O[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 61.880 178.000 62.440 180.000 ;
+ END
+ END FrameStrobe_O[4]
+ PIN FrameStrobe_O[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 178.000 72.520 180.000 ;
+ END
+ END FrameStrobe_O[5]
+ PIN FrameStrobe_O[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 83.160 178.000 83.720 180.000 ;
+ END
+ END FrameStrobe_O[6]
+ PIN FrameStrobe_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 93.240 178.000 93.800 180.000 ;
+ END
+ END FrameStrobe_O[7]
+ PIN FrameStrobe_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 103.320 178.000 103.880 180.000 ;
+ END
+ END FrameStrobe_O[8]
+ PIN FrameStrobe_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 113.400 178.000 113.960 180.000 ;
+ END
+ END FrameStrobe_O[9]
+ PIN N1END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 0.000 1.960 2.000 ;
+ END
+ END N1END[0]
+ PIN N1END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 3.640 0.000 4.200 2.000 ;
+ END
+ END N1END[1]
+ PIN N1END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 5.880 0.000 6.440 2.000 ;
+ END
+ END N1END[2]
+ PIN N1END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 9.240 0.000 9.800 2.000 ;
+ END
+ END N1END[3]
+ PIN N2END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 33.880 0.000 34.440 2.000 ;
+ END
+ END N2END[0]
+ PIN N2END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 36.120 0.000 36.680 2.000 ;
+ END
+ END N2END[1]
+ PIN N2END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 0.000 38.920 2.000 ;
+ END
+ END N2END[2]
+ PIN N2END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 41.720 0.000 42.280 2.000 ;
+ END
+ END N2END[3]
+ PIN N2END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 43.960 0.000 44.520 2.000 ;
+ END
+ END N2END[4]
+ PIN N2END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 47.320 0.000 47.880 2.000 ;
+ END
+ END N2END[5]
+ PIN N2END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 49.560 0.000 50.120 2.000 ;
+ END
+ END N2END[6]
+ PIN N2END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 52.920 0.000 53.480 2.000 ;
+ END
+ END N2END[7]
+ PIN N2MID[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 11.480 0.000 12.040 2.000 ;
+ END
+ END N2MID[0]
+ PIN N2MID[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 14.840 0.000 15.400 2.000 ;
+ END
+ END N2MID[1]
+ PIN N2MID[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 17.080 0.000 17.640 2.000 ;
+ END
+ END N2MID[2]
+ PIN N2MID[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 19.320 0.000 19.880 2.000 ;
+ END
+ END N2MID[3]
+ PIN N2MID[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 22.680 0.000 23.240 2.000 ;
+ END
+ END N2MID[4]
+ PIN N2MID[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 24.920 0.000 25.480 2.000 ;
+ END
+ END N2MID[5]
+ PIN N2MID[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 28.280 0.000 28.840 2.000 ;
+ END
+ END N2MID[6]
+ PIN N2MID[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 30.520 0.000 31.080 2.000 ;
+ END
+ END N2MID[7]
+ PIN N4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 55.160 0.000 55.720 2.000 ;
+ END
+ END N4END[0]
+ PIN N4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 82.040 0.000 82.600 2.000 ;
+ END
+ END N4END[10]
+ PIN N4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 85.400 0.000 85.960 2.000 ;
+ END
+ END N4END[11]
+ PIN N4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 87.640 0.000 88.200 2.000 ;
+ END
+ END N4END[12]
+ PIN N4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 91.000 0.000 91.560 2.000 ;
+ END
+ END N4END[13]
+ PIN N4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 93.240 0.000 93.800 2.000 ;
+ END
+ END N4END[14]
+ PIN N4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 95.480 0.000 96.040 2.000 ;
+ END
+ END N4END[15]
+ PIN N4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 57.400 0.000 57.960 2.000 ;
+ END
+ END N4END[1]
+ PIN N4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 60.760 0.000 61.320 2.000 ;
+ END
+ END N4END[2]
+ PIN N4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 63.000 0.000 63.560 2.000 ;
+ END
+ END N4END[3]
+ PIN N4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 66.360 0.000 66.920 2.000 ;
+ END
+ END N4END[4]
+ PIN N4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 68.600 0.000 69.160 2.000 ;
+ END
+ END N4END[5]
+ PIN N4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 0.000 72.520 2.000 ;
+ END
+ END N4END[6]
+ PIN N4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 74.200 0.000 74.760 2.000 ;
+ END
+ END N4END[7]
+ PIN N4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 76.440 0.000 77.000 2.000 ;
+ END
+ END N4END[8]
+ PIN N4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 79.800 0.000 80.360 2.000 ;
+ END
+ END N4END[9]
+ PIN NN4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 98.840 0.000 99.400 2.000 ;
+ END
+ END NN4END[0]
+ PIN NN4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 125.720 0.000 126.280 2.000 ;
+ END
+ END NN4END[10]
+ PIN NN4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 129.080 0.000 129.640 2.000 ;
+ END
+ END NN4END[11]
+ PIN NN4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 131.320 0.000 131.880 2.000 ;
+ END
+ END NN4END[12]
+ PIN NN4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 133.560 0.000 134.120 2.000 ;
+ END
+ END NN4END[13]
+ PIN NN4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 136.920 0.000 137.480 2.000 ;
+ END
+ END NN4END[14]
+ PIN NN4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 139.160 0.000 139.720 2.000 ;
+ END
+ END NN4END[15]
+ PIN NN4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 101.080 0.000 101.640 2.000 ;
+ END
+ END NN4END[1]
+ PIN NN4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 104.440 0.000 105.000 2.000 ;
+ END
+ END NN4END[2]
+ PIN NN4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 0.000 107.240 2.000 ;
+ END
+ END NN4END[3]
+ PIN NN4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 110.040 0.000 110.600 2.000 ;
+ END
+ END NN4END[4]
+ PIN NN4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 112.280 0.000 112.840 2.000 ;
+ END
+ END NN4END[5]
+ PIN NN4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 114.520 0.000 115.080 2.000 ;
+ END
+ END NN4END[6]
+ PIN NN4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 117.880 0.000 118.440 2.000 ;
+ END
+ END NN4END[7]
+ PIN NN4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 120.120 0.000 120.680 2.000 ;
+ END
+ END NN4END[8]
+ PIN NN4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 123.480 0.000 124.040 2.000 ;
+ END
+ END NN4END[9]
+ PIN OutputEnable
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 289.240 0.000 289.800 2.000 ;
+ END
+ END OutputEnable
+ PIN OutputEnable_O
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 11.480 178.000 12.040 180.000 ;
+ END
+ END OutputEnable_O
+ PIN S1BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 144.760 0.000 145.320 2.000 ;
+ END
+ END S1BEG[0]
+ PIN S1BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 148.120 0.000 148.680 2.000 ;
+ END
+ END S1BEG[1]
+ PIN S1BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 150.360 0.000 150.920 2.000 ;
+ END
+ END S1BEG[2]
+ PIN S1BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 152.600 0.000 153.160 2.000 ;
+ END
+ END S1BEG[3]
+ PIN S2BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 155.960 0.000 156.520 2.000 ;
+ END
+ END S2BEG[0]
+ PIN S2BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 158.200 0.000 158.760 2.000 ;
+ END
+ END S2BEG[1]
+ PIN S2BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 161.560 0.000 162.120 2.000 ;
+ END
+ END S2BEG[2]
+ PIN S2BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 163.800 0.000 164.360 2.000 ;
+ END
+ END S2BEG[3]
+ PIN S2BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 167.160 0.000 167.720 2.000 ;
+ END
+ END S2BEG[4]
+ PIN S2BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 169.400 0.000 169.960 2.000 ;
+ END
+ END S2BEG[5]
+ PIN S2BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 171.640 0.000 172.200 2.000 ;
+ END
+ END S2BEG[6]
+ PIN S2BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 175.000 0.000 175.560 2.000 ;
+ END
+ END S2BEG[7]
+ PIN S2BEGb[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 177.240 0.000 177.800 2.000 ;
+ END
+ END S2BEGb[0]
+ PIN S2BEGb[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 180.600 0.000 181.160 2.000 ;
+ END
+ END S2BEGb[1]
+ PIN S2BEGb[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 182.840 0.000 183.400 2.000 ;
+ END
+ END S2BEGb[2]
+ PIN S2BEGb[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 186.200 0.000 186.760 2.000 ;
+ END
+ END S2BEGb[3]
+ PIN S2BEGb[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 188.440 0.000 189.000 2.000 ;
+ END
+ END S2BEGb[4]
+ PIN S2BEGb[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 190.680 0.000 191.240 2.000 ;
+ END
+ END S2BEGb[5]
+ PIN S2BEGb[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 194.040 0.000 194.600 2.000 ;
+ END
+ END S2BEGb[6]
+ PIN S2BEGb[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 196.280 0.000 196.840 2.000 ;
+ END
+ END S2BEGb[7]
+ PIN S4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 199.640 0.000 200.200 2.000 ;
+ END
+ END S4BEG[0]
+ PIN S4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 226.520 0.000 227.080 2.000 ;
+ END
+ END S4BEG[10]
+ PIN S4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 228.760 0.000 229.320 2.000 ;
+ END
+ END S4BEG[11]
+ PIN S4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 232.120 0.000 232.680 2.000 ;
+ END
+ END S4BEG[12]
+ PIN S4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 234.360 0.000 234.920 2.000 ;
+ END
+ END S4BEG[13]
+ PIN S4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 237.720 0.000 238.280 2.000 ;
+ END
+ END S4BEG[14]
+ PIN S4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 239.960 0.000 240.520 2.000 ;
+ END
+ END S4BEG[15]
+ PIN S4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 201.880 0.000 202.440 2.000 ;
+ END
+ END S4BEG[1]
+ PIN S4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 204.120 0.000 204.680 2.000 ;
+ END
+ END S4BEG[2]
+ PIN S4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 207.480 0.000 208.040 2.000 ;
+ END
+ END S4BEG[3]
+ PIN S4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 209.720 0.000 210.280 2.000 ;
+ END
+ END S4BEG[4]
+ PIN S4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 213.080 0.000 213.640 2.000 ;
+ END
+ END S4BEG[5]
+ PIN S4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 215.320 0.000 215.880 2.000 ;
+ END
+ END S4BEG[6]
+ PIN S4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 218.680 0.000 219.240 2.000 ;
+ END
+ END S4BEG[7]
+ PIN S4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 220.920 0.000 221.480 2.000 ;
+ END
+ END S4BEG[8]
+ PIN S4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 223.160 0.000 223.720 2.000 ;
+ END
+ END S4BEG[9]
+ PIN SS4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 242.200 0.000 242.760 2.000 ;
+ END
+ END SS4BEG[0]
+ PIN SS4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 270.200 0.000 270.760 2.000 ;
+ END
+ END SS4BEG[10]
+ PIN SS4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 272.440 0.000 273.000 2.000 ;
+ END
+ END SS4BEG[11]
+ PIN SS4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 275.800 0.000 276.360 2.000 ;
+ END
+ END SS4BEG[12]
+ PIN SS4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 278.040 0.000 278.600 2.000 ;
+ END
+ END SS4BEG[13]
+ PIN SS4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 280.280 0.000 280.840 2.000 ;
+ END
+ END SS4BEG[14]
+ PIN SS4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 283.640 0.000 284.200 2.000 ;
+ END
+ END SS4BEG[15]
+ PIN SS4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 245.560 0.000 246.120 2.000 ;
+ END
+ END SS4BEG[1]
+ PIN SS4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 247.800 0.000 248.360 2.000 ;
+ END
+ END SS4BEG[2]
+ PIN SS4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 251.160 0.000 251.720 2.000 ;
+ END
+ END SS4BEG[3]
+ PIN SS4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 253.400 0.000 253.960 2.000 ;
+ END
+ END SS4BEG[4]
+ PIN SS4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 256.760 0.000 257.320 2.000 ;
+ END
+ END SS4BEG[5]
+ PIN SS4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 259.000 0.000 259.560 2.000 ;
+ END
+ END SS4BEG[6]
+ PIN SS4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 261.240 0.000 261.800 2.000 ;
+ END
+ END SS4BEG[7]
+ PIN SS4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 264.600 0.000 265.160 2.000 ;
+ END
+ END SS4BEG[8]
+ PIN SS4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 266.840 0.000 267.400 2.000 ;
+ END
+ END SS4BEG[9]
+ PIN UserCLK
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 285.880 0.000 286.440 2.000 ;
+ END
+ END UserCLK
+ PIN UserCLKo
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 178.000 1.960 180.000 ;
+ END
+ END UserCLKo
+ PIN vdd
+ DIRECTION INOUT ;
+ USE POWER ;
+ PORT
+ LAYER Metal4 ;
+ RECT 52.960 7.540 54.560 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 147.040 7.540 148.640 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 241.120 7.540 242.720 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 335.200 7.540 336.800 168.860 ;
+ END
+ END vdd
+ PIN vss
+ DIRECTION INOUT ;
+ USE GROUND ;
+ PORT
+ LAYER Metal4 ;
+ RECT 100.000 7.540 101.600 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 194.080 7.540 195.680 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 288.160 7.540 289.760 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 382.240 7.540 383.840 168.860 ;
+ END
+ END vss
+ OBS
+ LAYER Metal1 ;
+ RECT 6.720 7.540 383.840 168.860 ;
+ LAYER Metal2 ;
+ RECT 2.260 177.700 11.180 178.500 ;
+ RECT 12.340 177.700 21.260 178.500 ;
+ RECT 22.420 177.700 31.340 178.500 ;
+ RECT 32.500 177.700 41.420 178.500 ;
+ RECT 42.580 177.700 51.500 178.500 ;
+ RECT 52.660 177.700 61.580 178.500 ;
+ RECT 62.740 177.700 71.660 178.500 ;
+ RECT 72.820 177.700 82.860 178.500 ;
+ RECT 84.020 177.700 92.940 178.500 ;
+ RECT 94.100 177.700 103.020 178.500 ;
+ RECT 104.180 177.700 113.100 178.500 ;
+ RECT 114.260 177.700 123.180 178.500 ;
+ RECT 124.340 177.700 133.260 178.500 ;
+ RECT 134.420 177.700 143.340 178.500 ;
+ RECT 144.500 177.700 153.420 178.500 ;
+ RECT 154.580 177.700 164.620 178.500 ;
+ RECT 165.780 177.700 174.700 178.500 ;
+ RECT 175.860 177.700 184.780 178.500 ;
+ RECT 185.940 177.700 194.860 178.500 ;
+ RECT 196.020 177.700 204.940 178.500 ;
+ RECT 206.100 177.700 215.020 178.500 ;
+ RECT 216.180 177.700 225.100 178.500 ;
+ RECT 226.260 177.700 236.300 178.500 ;
+ RECT 237.460 177.700 246.380 178.500 ;
+ RECT 247.540 177.700 256.460 178.500 ;
+ RECT 257.620 177.700 266.540 178.500 ;
+ RECT 267.700 177.700 276.620 178.500 ;
+ RECT 277.780 177.700 286.700 178.500 ;
+ RECT 287.860 177.700 296.780 178.500 ;
+ RECT 297.940 177.700 306.860 178.500 ;
+ RECT 308.020 177.700 318.060 178.500 ;
+ RECT 319.220 177.700 328.140 178.500 ;
+ RECT 329.300 177.700 338.220 178.500 ;
+ RECT 339.380 177.700 348.300 178.500 ;
+ RECT 349.460 177.700 358.380 178.500 ;
+ RECT 359.540 177.700 368.460 178.500 ;
+ RECT 369.620 177.700 378.540 178.500 ;
+ RECT 379.700 177.700 386.820 178.500 ;
+ RECT 1.820 2.300 386.820 177.700 ;
+ RECT 2.260 0.090 3.340 2.300 ;
+ RECT 4.500 0.090 5.580 2.300 ;
+ RECT 6.740 0.090 8.940 2.300 ;
+ RECT 10.100 0.090 11.180 2.300 ;
+ RECT 12.340 0.090 14.540 2.300 ;
+ RECT 15.700 0.090 16.780 2.300 ;
+ RECT 17.940 0.090 19.020 2.300 ;
+ RECT 20.180 0.090 22.380 2.300 ;
+ RECT 23.540 0.090 24.620 2.300 ;
+ RECT 25.780 0.090 27.980 2.300 ;
+ RECT 29.140 0.090 30.220 2.300 ;
+ RECT 31.380 0.090 33.580 2.300 ;
+ RECT 34.740 0.090 35.820 2.300 ;
+ RECT 36.980 0.090 38.060 2.300 ;
+ RECT 39.220 0.090 41.420 2.300 ;
+ RECT 42.580 0.090 43.660 2.300 ;
+ RECT 44.820 0.090 47.020 2.300 ;
+ RECT 48.180 0.090 49.260 2.300 ;
+ RECT 50.420 0.090 52.620 2.300 ;
+ RECT 53.780 0.090 54.860 2.300 ;
+ RECT 56.020 0.090 57.100 2.300 ;
+ RECT 58.260 0.090 60.460 2.300 ;
+ RECT 61.620 0.090 62.700 2.300 ;
+ RECT 63.860 0.090 66.060 2.300 ;
+ RECT 67.220 0.090 68.300 2.300 ;
+ RECT 69.460 0.090 71.660 2.300 ;
+ RECT 72.820 0.090 73.900 2.300 ;
+ RECT 75.060 0.090 76.140 2.300 ;
+ RECT 77.300 0.090 79.500 2.300 ;
+ RECT 80.660 0.090 81.740 2.300 ;
+ RECT 82.900 0.090 85.100 2.300 ;
+ RECT 86.260 0.090 87.340 2.300 ;
+ RECT 88.500 0.090 90.700 2.300 ;
+ RECT 91.860 0.090 92.940 2.300 ;
+ RECT 94.100 0.090 95.180 2.300 ;
+ RECT 96.340 0.090 98.540 2.300 ;
+ RECT 99.700 0.090 100.780 2.300 ;
+ RECT 101.940 0.090 104.140 2.300 ;
+ RECT 105.300 0.090 106.380 2.300 ;
+ RECT 107.540 0.090 109.740 2.300 ;
+ RECT 110.900 0.090 111.980 2.300 ;
+ RECT 113.140 0.090 114.220 2.300 ;
+ RECT 115.380 0.090 117.580 2.300 ;
+ RECT 118.740 0.090 119.820 2.300 ;
+ RECT 120.980 0.090 123.180 2.300 ;
+ RECT 124.340 0.090 125.420 2.300 ;
+ RECT 126.580 0.090 128.780 2.300 ;
+ RECT 129.940 0.090 131.020 2.300 ;
+ RECT 132.180 0.090 133.260 2.300 ;
+ RECT 134.420 0.090 136.620 2.300 ;
+ RECT 137.780 0.090 138.860 2.300 ;
+ RECT 140.020 0.090 142.220 2.300 ;
+ RECT 143.380 0.090 144.460 2.300 ;
+ RECT 145.620 0.090 147.820 2.300 ;
+ RECT 148.980 0.090 150.060 2.300 ;
+ RECT 151.220 0.090 152.300 2.300 ;
+ RECT 153.460 0.090 155.660 2.300 ;
+ RECT 156.820 0.090 157.900 2.300 ;
+ RECT 159.060 0.090 161.260 2.300 ;
+ RECT 162.420 0.090 163.500 2.300 ;
+ RECT 164.660 0.090 166.860 2.300 ;
+ RECT 168.020 0.090 169.100 2.300 ;
+ RECT 170.260 0.090 171.340 2.300 ;
+ RECT 172.500 0.090 174.700 2.300 ;
+ RECT 175.860 0.090 176.940 2.300 ;
+ RECT 178.100 0.090 180.300 2.300 ;
+ RECT 181.460 0.090 182.540 2.300 ;
+ RECT 183.700 0.090 185.900 2.300 ;
+ RECT 187.060 0.090 188.140 2.300 ;
+ RECT 189.300 0.090 190.380 2.300 ;
+ RECT 191.540 0.090 193.740 2.300 ;
+ RECT 194.900 0.090 195.980 2.300 ;
+ RECT 197.140 0.090 199.340 2.300 ;
+ RECT 200.500 0.090 201.580 2.300 ;
+ RECT 202.740 0.090 203.820 2.300 ;
+ RECT 204.980 0.090 207.180 2.300 ;
+ RECT 208.340 0.090 209.420 2.300 ;
+ RECT 210.580 0.090 212.780 2.300 ;
+ RECT 213.940 0.090 215.020 2.300 ;
+ RECT 216.180 0.090 218.380 2.300 ;
+ RECT 219.540 0.090 220.620 2.300 ;
+ RECT 221.780 0.090 222.860 2.300 ;
+ RECT 224.020 0.090 226.220 2.300 ;
+ RECT 227.380 0.090 228.460 2.300 ;
+ RECT 229.620 0.090 231.820 2.300 ;
+ RECT 232.980 0.090 234.060 2.300 ;
+ RECT 235.220 0.090 237.420 2.300 ;
+ RECT 238.580 0.090 239.660 2.300 ;
+ RECT 240.820 0.090 241.900 2.300 ;
+ RECT 243.060 0.090 245.260 2.300 ;
+ RECT 246.420 0.090 247.500 2.300 ;
+ RECT 248.660 0.090 250.860 2.300 ;
+ RECT 252.020 0.090 253.100 2.300 ;
+ RECT 254.260 0.090 256.460 2.300 ;
+ RECT 257.620 0.090 258.700 2.300 ;
+ RECT 259.860 0.090 260.940 2.300 ;
+ RECT 262.100 0.090 264.300 2.300 ;
+ RECT 265.460 0.090 266.540 2.300 ;
+ RECT 267.700 0.090 269.900 2.300 ;
+ RECT 271.060 0.090 272.140 2.300 ;
+ RECT 273.300 0.090 275.500 2.300 ;
+ RECT 276.660 0.090 277.740 2.300 ;
+ RECT 278.900 0.090 279.980 2.300 ;
+ RECT 281.140 0.090 283.340 2.300 ;
+ RECT 284.500 0.090 285.580 2.300 ;
+ RECT 286.740 0.090 288.940 2.300 ;
+ RECT 290.100 0.090 291.180 2.300 ;
+ RECT 292.340 0.090 294.540 2.300 ;
+ RECT 295.700 0.090 296.780 2.300 ;
+ RECT 297.940 0.090 299.020 2.300 ;
+ RECT 300.180 0.090 302.380 2.300 ;
+ RECT 303.540 0.090 304.620 2.300 ;
+ RECT 305.780 0.090 307.980 2.300 ;
+ RECT 309.140 0.090 310.220 2.300 ;
+ RECT 311.380 0.090 313.580 2.300 ;
+ RECT 314.740 0.090 315.820 2.300 ;
+ RECT 316.980 0.090 318.060 2.300 ;
+ RECT 319.220 0.090 321.420 2.300 ;
+ RECT 322.580 0.090 323.660 2.300 ;
+ RECT 324.820 0.090 327.020 2.300 ;
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+ RECT 330.420 0.090 332.620 2.300 ;
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+ LAYER Metal3 ;
+ RECT 1.770 0.140 386.870 169.540 ;
+ END
+END N_term_single
+END LIBRARY
+
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new file mode 100644
index 0000000..469131d
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/lef/S_term_single.lef
@@ -0,0 +1,1690 @@
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+ END Co
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+ DIRECTION INPUT ;
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+ LAYER Metal2 ;
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+ END FrameStrobe[0]
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+ END FrameStrobe[10]
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+ DIRECTION INPUT ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
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+ END FrameStrobe[9]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[10]
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+ END FrameStrobe_O[11]
+ PIN FrameStrobe_O[12]
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+ RECT 24.920 178.000 25.480 180.000 ;
+ END
+ END N2BEG[5]
+ PIN N2BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 28.280 178.000 28.840 180.000 ;
+ END
+ END N2BEG[6]
+ PIN N2BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 30.520 178.000 31.080 180.000 ;
+ END
+ END N2BEG[7]
+ PIN N2BEGb[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 33.880 178.000 34.440 180.000 ;
+ END
+ END N2BEGb[0]
+ PIN N2BEGb[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ LAYER Metal2 ;
+ RECT 36.120 178.000 36.680 180.000 ;
+ END
+ END N2BEGb[1]
+ PIN N2BEGb[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 178.000 38.920 180.000 ;
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+ END N2BEGb[2]
+ PIN N2BEGb[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 41.720 178.000 42.280 180.000 ;
+ END
+ END N2BEGb[3]
+ PIN N2BEGb[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 43.960 178.000 44.520 180.000 ;
+ END
+ END N2BEGb[4]
+ PIN N2BEGb[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 47.320 178.000 47.880 180.000 ;
+ END
+ END N2BEGb[5]
+ PIN N2BEGb[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 49.560 178.000 50.120 180.000 ;
+ END
+ END N2BEGb[6]
+ PIN N2BEGb[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 52.920 178.000 53.480 180.000 ;
+ END
+ END N2BEGb[7]
+ PIN N4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 55.160 178.000 55.720 180.000 ;
+ END
+ END N4BEG[0]
+ PIN N4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 82.040 178.000 82.600 180.000 ;
+ END
+ END N4BEG[10]
+ PIN N4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 85.400 178.000 85.960 180.000 ;
+ END
+ END N4BEG[11]
+ PIN N4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 87.640 178.000 88.200 180.000 ;
+ END
+ END N4BEG[12]
+ PIN N4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 91.000 178.000 91.560 180.000 ;
+ END
+ END N4BEG[13]
+ PIN N4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 93.240 178.000 93.800 180.000 ;
+ END
+ END N4BEG[14]
+ PIN N4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 95.480 178.000 96.040 180.000 ;
+ END
+ END N4BEG[15]
+ PIN N4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 57.400 178.000 57.960 180.000 ;
+ END
+ END N4BEG[1]
+ PIN N4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 60.760 178.000 61.320 180.000 ;
+ END
+ END N4BEG[2]
+ PIN N4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 63.000 178.000 63.560 180.000 ;
+ END
+ END N4BEG[3]
+ PIN N4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 66.360 178.000 66.920 180.000 ;
+ END
+ END N4BEG[4]
+ PIN N4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 68.600 178.000 69.160 180.000 ;
+ END
+ END N4BEG[5]
+ PIN N4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 71.960 178.000 72.520 180.000 ;
+ END
+ END N4BEG[6]
+ PIN N4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 74.200 178.000 74.760 180.000 ;
+ END
+ END N4BEG[7]
+ PIN N4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 76.440 178.000 77.000 180.000 ;
+ END
+ END N4BEG[8]
+ PIN N4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 79.800 178.000 80.360 180.000 ;
+ END
+ END N4BEG[9]
+ PIN NN4BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 98.840 178.000 99.400 180.000 ;
+ END
+ END NN4BEG[0]
+ PIN NN4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 125.720 178.000 126.280 180.000 ;
+ END
+ END NN4BEG[10]
+ PIN NN4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 129.080 178.000 129.640 180.000 ;
+ END
+ END NN4BEG[11]
+ PIN NN4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 131.320 178.000 131.880 180.000 ;
+ END
+ END NN4BEG[12]
+ PIN NN4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 133.560 178.000 134.120 180.000 ;
+ END
+ END NN4BEG[13]
+ PIN NN4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 136.920 178.000 137.480 180.000 ;
+ END
+ END NN4BEG[14]
+ PIN NN4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 139.160 178.000 139.720 180.000 ;
+ END
+ END NN4BEG[15]
+ PIN NN4BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 101.080 178.000 101.640 180.000 ;
+ END
+ END NN4BEG[1]
+ PIN NN4BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 104.440 178.000 105.000 180.000 ;
+ END
+ END NN4BEG[2]
+ PIN NN4BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 178.000 107.240 180.000 ;
+ END
+ END NN4BEG[3]
+ PIN NN4BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 110.040 178.000 110.600 180.000 ;
+ END
+ END NN4BEG[4]
+ PIN NN4BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 112.280 178.000 112.840 180.000 ;
+ END
+ END NN4BEG[5]
+ PIN NN4BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 114.520 178.000 115.080 180.000 ;
+ END
+ END NN4BEG[6]
+ PIN NN4BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 117.880 178.000 118.440 180.000 ;
+ END
+ END NN4BEG[7]
+ PIN NN4BEG[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 120.120 178.000 120.680 180.000 ;
+ END
+ END NN4BEG[8]
+ PIN NN4BEG[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 123.480 178.000 124.040 180.000 ;
+ END
+ END NN4BEG[9]
+ PIN OutputEnable
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 11.480 0.000 12.040 2.000 ;
+ END
+ END OutputEnable
+ PIN OutputEnable_O
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 289.240 178.000 289.800 180.000 ;
+ END
+ END OutputEnable_O
+ PIN S1END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 144.760 178.000 145.320 180.000 ;
+ END
+ END S1END[0]
+ PIN S1END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 148.120 178.000 148.680 180.000 ;
+ END
+ END S1END[1]
+ PIN S1END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 150.360 178.000 150.920 180.000 ;
+ END
+ END S1END[2]
+ PIN S1END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 152.600 178.000 153.160 180.000 ;
+ END
+ END S1END[3]
+ PIN S2END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 177.240 178.000 177.800 180.000 ;
+ END
+ END S2END[0]
+ PIN S2END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 180.600 178.000 181.160 180.000 ;
+ END
+ END S2END[1]
+ PIN S2END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 182.840 178.000 183.400 180.000 ;
+ END
+ END S2END[2]
+ PIN S2END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 186.200 178.000 186.760 180.000 ;
+ END
+ END S2END[3]
+ PIN S2END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 188.440 178.000 189.000 180.000 ;
+ END
+ END S2END[4]
+ PIN S2END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 190.680 178.000 191.240 180.000 ;
+ END
+ END S2END[5]
+ PIN S2END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 194.040 178.000 194.600 180.000 ;
+ END
+ END S2END[6]
+ PIN S2END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 196.280 178.000 196.840 180.000 ;
+ END
+ END S2END[7]
+ PIN S2MID[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 155.960 178.000 156.520 180.000 ;
+ END
+ END S2MID[0]
+ PIN S2MID[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 158.200 178.000 158.760 180.000 ;
+ END
+ END S2MID[1]
+ PIN S2MID[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 161.560 178.000 162.120 180.000 ;
+ END
+ END S2MID[2]
+ PIN S2MID[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 163.800 178.000 164.360 180.000 ;
+ END
+ END S2MID[3]
+ PIN S2MID[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 167.160 178.000 167.720 180.000 ;
+ END
+ END S2MID[4]
+ PIN S2MID[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 169.400 178.000 169.960 180.000 ;
+ END
+ END S2MID[5]
+ PIN S2MID[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 171.640 178.000 172.200 180.000 ;
+ END
+ END S2MID[6]
+ PIN S2MID[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 175.000 178.000 175.560 180.000 ;
+ END
+ END S2MID[7]
+ PIN S4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 199.640 178.000 200.200 180.000 ;
+ END
+ END S4END[0]
+ PIN S4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 226.520 178.000 227.080 180.000 ;
+ END
+ END S4END[10]
+ PIN S4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 228.760 178.000 229.320 180.000 ;
+ END
+ END S4END[11]
+ PIN S4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 232.120 178.000 232.680 180.000 ;
+ END
+ END S4END[12]
+ PIN S4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 234.360 178.000 234.920 180.000 ;
+ END
+ END S4END[13]
+ PIN S4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 237.720 178.000 238.280 180.000 ;
+ END
+ END S4END[14]
+ PIN S4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 239.960 178.000 240.520 180.000 ;
+ END
+ END S4END[15]
+ PIN S4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 201.880 178.000 202.440 180.000 ;
+ END
+ END S4END[1]
+ PIN S4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 204.120 178.000 204.680 180.000 ;
+ END
+ END S4END[2]
+ PIN S4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 207.480 178.000 208.040 180.000 ;
+ END
+ END S4END[3]
+ PIN S4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 209.720 178.000 210.280 180.000 ;
+ END
+ END S4END[4]
+ PIN S4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 213.080 178.000 213.640 180.000 ;
+ END
+ END S4END[5]
+ PIN S4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 215.320 178.000 215.880 180.000 ;
+ END
+ END S4END[6]
+ PIN S4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 218.680 178.000 219.240 180.000 ;
+ END
+ END S4END[7]
+ PIN S4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 220.920 178.000 221.480 180.000 ;
+ END
+ END S4END[8]
+ PIN S4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 223.160 178.000 223.720 180.000 ;
+ END
+ END S4END[9]
+ PIN SS4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 242.200 178.000 242.760 180.000 ;
+ END
+ END SS4END[0]
+ PIN SS4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 270.200 178.000 270.760 180.000 ;
+ END
+ END SS4END[10]
+ PIN SS4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 272.440 178.000 273.000 180.000 ;
+ END
+ END SS4END[11]
+ PIN SS4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 275.800 178.000 276.360 180.000 ;
+ END
+ END SS4END[12]
+ PIN SS4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 278.040 178.000 278.600 180.000 ;
+ END
+ END SS4END[13]
+ PIN SS4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 280.280 178.000 280.840 180.000 ;
+ END
+ END SS4END[14]
+ PIN SS4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 283.640 178.000 284.200 180.000 ;
+ END
+ END SS4END[15]
+ PIN SS4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 245.560 178.000 246.120 180.000 ;
+ END
+ END SS4END[1]
+ PIN SS4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 247.800 178.000 248.360 180.000 ;
+ END
+ END SS4END[2]
+ PIN SS4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 251.160 178.000 251.720 180.000 ;
+ END
+ END SS4END[3]
+ PIN SS4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 253.400 178.000 253.960 180.000 ;
+ END
+ END SS4END[4]
+ PIN SS4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 256.760 178.000 257.320 180.000 ;
+ END
+ END SS4END[5]
+ PIN SS4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 259.000 178.000 259.560 180.000 ;
+ END
+ END SS4END[6]
+ PIN SS4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 261.240 178.000 261.800 180.000 ;
+ END
+ END SS4END[7]
+ PIN SS4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 264.600 178.000 265.160 180.000 ;
+ END
+ END SS4END[8]
+ PIN SS4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 266.840 178.000 267.400 180.000 ;
+ END
+ END SS4END[9]
+ PIN UserCLK
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 0.000 1.960 2.000 ;
+ END
+ END UserCLK
+ PIN UserCLKo
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 285.880 178.000 286.440 180.000 ;
+ END
+ END UserCLKo
+ PIN vdd
+ DIRECTION INOUT ;
+ USE POWER ;
+ PORT
+ LAYER Metal4 ;
+ RECT 52.960 7.540 54.560 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 147.040 7.540 148.640 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 241.120 7.540 242.720 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 335.200 7.540 336.800 168.860 ;
+ END
+ END vdd
+ PIN vss
+ DIRECTION INOUT ;
+ USE GROUND ;
+ PORT
+ LAYER Metal4 ;
+ RECT 100.000 7.540 101.600 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 194.080 7.540 195.680 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 288.160 7.540 289.760 168.860 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 382.240 7.540 383.840 168.860 ;
+ END
+ END vss
+ OBS
+ LAYER Metal1 ;
+ RECT 6.720 7.540 383.840 168.860 ;
+ LAYER Metal2 ;
+ RECT 0.140 177.700 1.100 178.500 ;
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+ LAYER Metal3 ;
+ RECT 0.090 7.700 386.870 177.940 ;
+ END
+END S_term_single
+END LIBRARY
+
diff --git a/openlane/user_project_wrapper/macros/lef/W_IO.lef b/openlane/user_project_wrapper/macros/lef/W_IO.lef
new file mode 100644
index 0000000..e75ad6a
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/lef/W_IO.lef
@@ -0,0 +1,2457 @@
+VERSION 5.7 ;
+ NOWIREEXTENSIONATPIN ON ;
+ DIVIDERCHAR "/" ;
+ BUSBITCHARS "[]" ;
+MACRO W_IO
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+ FOREIGN W_IO ;
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+ PIN A_I_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 1.400 2.000 1.960 ;
+ END
+ END A_I_top
+ PIN A_O_top
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 18.200 2.000 18.760 ;
+ END
+ END A_O_top
+ PIN A_T_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 9.240 2.000 9.800 ;
+ END
+ END A_T_top
+ PIN A_config_C_bit0
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 51.800 2.000 52.360 ;
+ END
+ END A_config_C_bit0
+ PIN A_config_C_bit1
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 59.640 2.000 60.200 ;
+ END
+ END A_config_C_bit1
+ PIN A_config_C_bit2
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 68.600 2.000 69.160 ;
+ END
+ END A_config_C_bit2
+ PIN A_config_C_bit3
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 76.440 2.000 77.000 ;
+ END
+ END A_config_C_bit3
+ PIN B_I_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 26.040 2.000 26.600 ;
+ END
+ END B_I_top
+ PIN B_O_top
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 42.840 2.000 43.400 ;
+ END
+ END B_O_top
+ PIN B_T_top
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 35.000 2.000 35.560 ;
+ END
+ END B_T_top
+ PIN B_config_C_bit0
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 85.400 2.000 85.960 ;
+ END
+ END B_config_C_bit0
+ PIN B_config_C_bit1
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 93.240 2.000 93.800 ;
+ END
+ END B_config_C_bit1
+ PIN B_config_C_bit2
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 102.200 2.000 102.760 ;
+ END
+ END B_config_C_bit2
+ PIN B_config_C_bit3
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 0.000 111.160 2.000 111.720 ;
+ END
+ END B_config_C_bit3
+ PIN E1BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 1.400 110.000 1.960 ;
+ END
+ END E1BEG[0]
+ PIN E1BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 3.640 110.000 4.200 ;
+ END
+ END E1BEG[1]
+ PIN E1BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 7.000 110.000 7.560 ;
+ END
+ END E1BEG[2]
+ PIN E1BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 10.360 110.000 10.920 ;
+ END
+ END E1BEG[3]
+ PIN E2BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 12.600 110.000 13.160 ;
+ END
+ END E2BEG[0]
+ PIN E2BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 15.960 110.000 16.520 ;
+ END
+ END E2BEG[1]
+ PIN E2BEG[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 19.320 110.000 19.880 ;
+ END
+ END E2BEG[2]
+ PIN E2BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 21.560 110.000 22.120 ;
+ END
+ END E2BEG[3]
+ PIN E2BEG[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 24.920 110.000 25.480 ;
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+ END E2BEG[4]
+ PIN E2BEG[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END E2BEG[5]
+ PIN E2BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ RECT 108.000 31.640 110.000 32.200 ;
+ END
+ END E2BEG[6]
+ PIN E2BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 33.880 110.000 34.440 ;
+ END
+ END E2BEG[7]
+ PIN E2BEGb[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 37.240 110.000 37.800 ;
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+ END E2BEGb[0]
+ PIN E2BEGb[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ RECT 108.000 40.600 110.000 41.160 ;
+ END
+ END E2BEGb[1]
+ PIN E2BEGb[2]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 42.840 110.000 43.400 ;
+ END
+ END E2BEGb[2]
+ PIN E2BEGb[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 46.200 110.000 46.760 ;
+ END
+ END E2BEGb[3]
+ PIN E2BEGb[4]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 49.560 110.000 50.120 ;
+ END
+ END E2BEGb[4]
+ PIN E2BEGb[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 52.920 110.000 53.480 ;
+ END
+ END E2BEGb[5]
+ PIN E2BEGb[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 55.160 110.000 55.720 ;
+ END
+ END E2BEGb[6]
+ PIN E2BEGb[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 58.520 110.000 59.080 ;
+ END
+ END E2BEGb[7]
+ PIN E6BEG[0]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ RECT 108.000 110.040 110.000 110.600 ;
+ END
+ END E6BEG[0]
+ PIN E6BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ RECT 108.000 140.280 110.000 140.840 ;
+ END
+ END E6BEG[10]
+ PIN E6BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END E6BEG[11]
+ PIN E6BEG[1]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 113.400 110.000 113.960 ;
+ END
+ END E6BEG[1]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END E6BEG[2]
+ PIN E6BEG[3]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
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+ END E6BEG[3]
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+ END E6BEG[4]
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+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ END
+ END E6BEG[5]
+ PIN E6BEG[6]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 127.960 110.000 128.520 ;
+ END
+ END E6BEG[6]
+ PIN E6BEG[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 131.320 110.000 131.880 ;
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+ END E6BEG[7]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END E6BEG[8]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END E6BEG[9]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END EE4BEG[0]
+ PIN EE4BEG[10]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
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+ END EE4BEG[10]
+ PIN EE4BEG[11]
+ DIRECTION OUTPUT TRISTATE ;
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+ RECT 108.000 95.480 110.000 96.040 ;
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+ END EE4BEG[11]
+ PIN EE4BEG[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 97.720 110.000 98.280 ;
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+ END EE4BEG[12]
+ PIN EE4BEG[13]
+ DIRECTION OUTPUT TRISTATE ;
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+ END EE4BEG[13]
+ PIN EE4BEG[14]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END EE4BEG[14]
+ PIN EE4BEG[15]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END EE4BEG[15]
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+ END EE4BEG[7]
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+ LAYER Metal3 ;
+ RECT 108.000 347.480 110.000 348.040 ;
+ END
+ END FrameData_O[18]
+ PIN FrameData_O[19]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 349.720 110.000 350.280 ;
+ END
+ END FrameData_O[19]
+ PIN FrameData_O[1]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 294.840 110.000 295.400 ;
+ END
+ END FrameData_O[1]
+ PIN FrameData_O[20]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 353.080 110.000 353.640 ;
+ END
+ END FrameData_O[20]
+ PIN FrameData_O[21]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END FrameData_O[21]
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+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal3 ;
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+ END
+ END FrameData_O[22]
+ PIN FrameData_O[23]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ END
+ END FrameData_O[23]
+ PIN FrameData_O[24]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
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+ RECT 108.000 365.400 110.000 365.960 ;
+ END
+ END FrameData_O[24]
+ PIN FrameData_O[25]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 368.760 110.000 369.320 ;
+ END
+ END FrameData_O[25]
+ PIN FrameData_O[26]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
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+ END FrameData_O[26]
+ PIN FrameData_O[27]
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+ END FrameData_O[27]
+ PIN FrameData_O[28]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal3 ;
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+ END
+ END FrameData_O[28]
+ PIN FrameData_O[29]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal3 ;
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+ END
+ END FrameData_O[29]
+ PIN FrameData_O[2]
+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameData_O[2]
+ PIN FrameData_O[30]
+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameData_O[30]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameData_O[31]
+ PIN FrameData_O[3]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
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+ LAYER Metal3 ;
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+ END
+ END FrameData_O[3]
+ PIN FrameData_O[4]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal3 ;
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+ END
+ END FrameData_O[4]
+ PIN FrameData_O[5]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 307.160 110.000 307.720 ;
+ END
+ END FrameData_O[5]
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+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 310.520 110.000 311.080 ;
+ END
+ END FrameData_O[6]
+ PIN FrameData_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
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+ END
+ END FrameData_O[7]
+ PIN FrameData_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 316.120 110.000 316.680 ;
+ END
+ END FrameData_O[8]
+ PIN FrameData_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 319.480 110.000 320.040 ;
+ END
+ END FrameData_O[9]
+ PIN FrameStrobe[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 7.000 0.000 7.560 2.000 ;
+ END
+ END FrameStrobe[0]
+ PIN FrameStrobe[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 35.000 0.000 35.560 2.000 ;
+ END
+ END FrameStrobe[10]
+ PIN FrameStrobe[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 38.360 0.000 38.920 2.000 ;
+ END
+ END FrameStrobe[11]
+ PIN FrameStrobe[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 40.600 0.000 41.160 2.000 ;
+ END
+ END FrameStrobe[12]
+ PIN FrameStrobe[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 43.960 0.000 44.520 2.000 ;
+ END
+ END FrameStrobe[13]
+ PIN FrameStrobe[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ RECT 46.200 0.000 46.760 2.000 ;
+ END
+ END FrameStrobe[14]
+ PIN FrameStrobe[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 49.560 0.000 50.120 2.000 ;
+ END
+ END FrameStrobe[15]
+ PIN FrameStrobe[16]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 51.800 0.000 52.360 2.000 ;
+ END
+ END FrameStrobe[16]
+ PIN FrameStrobe[17]
+ DIRECTION INPUT ;
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+ PORT
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+ END
+ END FrameStrobe[17]
+ PIN FrameStrobe[18]
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+ END
+ END FrameStrobe[18]
+ PIN FrameStrobe[19]
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+ PORT
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+ END
+ END FrameStrobe[19]
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+ PORT
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+ END
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+ PIN FrameStrobe[20]
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+ END
+ END FrameStrobe[20]
+ PIN FrameStrobe[21]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 66.360 0.000 66.920 2.000 ;
+ END
+ END FrameStrobe[21]
+ PIN FrameStrobe[22]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[22]
+ PIN FrameStrobe[23]
+ DIRECTION INPUT ;
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+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[23]
+ PIN FrameStrobe[24]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 75.320 0.000 75.880 2.000 ;
+ END
+ END FrameStrobe[24]
+ PIN FrameStrobe[25]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 77.560 0.000 78.120 2.000 ;
+ END
+ END FrameStrobe[25]
+ PIN FrameStrobe[26]
+ DIRECTION INPUT ;
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+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[26]
+ PIN FrameStrobe[27]
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+ END FrameStrobe[27]
+ PIN FrameStrobe[28]
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+ PIN FrameStrobe[29]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
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+ END FrameStrobe[29]
+ PIN FrameStrobe[2]
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+ END FrameStrobe[2]
+ PIN FrameStrobe[30]
+ DIRECTION INPUT ;
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+ PORT
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+ END FrameStrobe[30]
+ PIN FrameStrobe[31]
+ DIRECTION INPUT ;
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+ LAYER Metal2 ;
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+ PIN FrameStrobe[32]
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+ PIN FrameStrobe[33]
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+ PIN FrameStrobe[34]
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+ END FrameStrobe[34]
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+ END FrameStrobe[35]
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+ END
+ END FrameStrobe[4]
+ PIN FrameStrobe[5]
+ DIRECTION INPUT ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 20.440 0.000 21.000 2.000 ;
+ END
+ END FrameStrobe[5]
+ PIN FrameStrobe[6]
+ DIRECTION INPUT ;
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+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[6]
+ PIN FrameStrobe[7]
+ DIRECTION INPUT ;
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+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe[7]
+ PIN FrameStrobe[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 29.400 0.000 29.960 2.000 ;
+ END
+ END FrameStrobe[8]
+ PIN FrameStrobe[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 32.760 0.000 33.320 2.000 ;
+ END
+ END FrameStrobe[9]
+ PIN FrameStrobe_O[0]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 7.000 388.000 7.560 390.000 ;
+ END
+ END FrameStrobe_O[0]
+ PIN FrameStrobe_O[10]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 35.000 388.000 35.560 390.000 ;
+ END
+ END FrameStrobe_O[10]
+ PIN FrameStrobe_O[11]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[11]
+ PIN FrameStrobe_O[12]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[12]
+ PIN FrameStrobe_O[13]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[13]
+ PIN FrameStrobe_O[14]
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+ END FrameStrobe_O[14]
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+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ END
+ END FrameStrobe_O[16]
+ PIN FrameStrobe_O[17]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 55.160 388.000 55.720 390.000 ;
+ END
+ END FrameStrobe_O[17]
+ PIN FrameStrobe_O[18]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
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+ END
+ END FrameStrobe_O[18]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[19]
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+ DIRECTION OUTPUT TRISTATE ;
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+ END FrameStrobe_O[26]
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+ END FrameStrobe_O[27]
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+ END FrameStrobe_O[2]
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+ PIN FrameStrobe_O[32]
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+ END
+ END FrameStrobe_O[32]
+ PIN FrameStrobe_O[33]
+ DIRECTION OUTPUT TRISTATE ;
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+ END
+ END FrameStrobe_O[33]
+ PIN FrameStrobe_O[34]
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+ RECT 103.320 388.000 103.880 390.000 ;
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+ END FrameStrobe_O[34]
+ PIN FrameStrobe_O[35]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 106.680 388.000 107.240 390.000 ;
+ END
+ END FrameStrobe_O[35]
+ PIN FrameStrobe_O[3]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
+ RECT 14.840 388.000 15.400 390.000 ;
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+ END FrameStrobe_O[3]
+ PIN FrameStrobe_O[4]
+ DIRECTION OUTPUT TRISTATE ;
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+ LAYER Metal2 ;
+ RECT 18.200 388.000 18.760 390.000 ;
+ END
+ END FrameStrobe_O[4]
+ PIN FrameStrobe_O[5]
+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
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+ DIRECTION OUTPUT TRISTATE ;
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+ PORT
+ LAYER Metal2 ;
+ RECT 23.800 388.000 24.360 390.000 ;
+ END
+ END FrameStrobe_O[6]
+ PIN FrameStrobe_O[7]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 26.040 388.000 26.600 390.000 ;
+ END
+ END FrameStrobe_O[7]
+ PIN FrameStrobe_O[8]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 29.400 388.000 29.960 390.000 ;
+ END
+ END FrameStrobe_O[8]
+ PIN FrameStrobe_O[9]
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 32.760 388.000 33.320 390.000 ;
+ END
+ END FrameStrobe_O[9]
+ PIN OutputEnable
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 3.640 0.000 4.200 2.000 ;
+ END
+ END OutputEnable
+ PIN OutputEnable_O
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 3.640 388.000 4.200 390.000 ;
+ END
+ END OutputEnable_O
+ PIN UserCLK
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 0.000 1.960 2.000 ;
+ END
+ END UserCLK
+ PIN UserCLKo
+ DIRECTION OUTPUT TRISTATE ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal2 ;
+ RECT 1.400 388.000 1.960 390.000 ;
+ END
+ END UserCLKo
+ PIN W1END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 147.000 110.000 147.560 ;
+ END
+ END W1END[0]
+ PIN W1END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 149.240 110.000 149.800 ;
+ END
+ END W1END[1]
+ PIN W1END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 152.600 110.000 153.160 ;
+ END
+ END W1END[2]
+ PIN W1END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 155.960 110.000 156.520 ;
+ END
+ END W1END[3]
+ PIN W2END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 182.840 110.000 183.400 ;
+ END
+ END W2END[0]
+ PIN W2END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 186.200 110.000 186.760 ;
+ END
+ END W2END[1]
+ PIN W2END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 189.560 110.000 190.120 ;
+ END
+ END W2END[2]
+ PIN W2END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 191.800 110.000 192.360 ;
+ END
+ END W2END[3]
+ PIN W2END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 195.160 110.000 195.720 ;
+ END
+ END W2END[4]
+ PIN W2END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 198.520 110.000 199.080 ;
+ END
+ END W2END[5]
+ PIN W2END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 200.760 110.000 201.320 ;
+ END
+ END W2END[6]
+ PIN W2END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 204.120 110.000 204.680 ;
+ END
+ END W2END[7]
+ PIN W2MID[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 158.200 110.000 158.760 ;
+ END
+ END W2MID[0]
+ PIN W2MID[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 161.560 110.000 162.120 ;
+ END
+ END W2MID[1]
+ PIN W2MID[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 164.920 110.000 165.480 ;
+ END
+ END W2MID[2]
+ PIN W2MID[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 168.280 110.000 168.840 ;
+ END
+ END W2MID[3]
+ PIN W2MID[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 170.520 110.000 171.080 ;
+ END
+ END W2MID[4]
+ PIN W2MID[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 173.880 110.000 174.440 ;
+ END
+ END W2MID[5]
+ PIN W2MID[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 177.240 110.000 177.800 ;
+ END
+ END W2MID[6]
+ PIN W2MID[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 179.480 110.000 180.040 ;
+ END
+ END W2MID[7]
+ PIN W6END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 255.640 110.000 256.200 ;
+ END
+ END W6END[0]
+ PIN W6END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 285.880 110.000 286.440 ;
+ END
+ END W6END[10]
+ PIN W6END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 289.240 110.000 289.800 ;
+ END
+ END W6END[11]
+ PIN W6END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 259.000 110.000 259.560 ;
+ END
+ END W6END[1]
+ PIN W6END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 262.360 110.000 262.920 ;
+ END
+ END W6END[2]
+ PIN W6END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 264.600 110.000 265.160 ;
+ END
+ END W6END[3]
+ PIN W6END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 267.960 110.000 268.520 ;
+ END
+ END W6END[4]
+ PIN W6END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 271.320 110.000 271.880 ;
+ END
+ END W6END[5]
+ PIN W6END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 273.560 110.000 274.120 ;
+ END
+ END W6END[6]
+ PIN W6END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 276.920 110.000 277.480 ;
+ END
+ END W6END[7]
+ PIN W6END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 280.280 110.000 280.840 ;
+ END
+ END W6END[8]
+ PIN W6END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 283.640 110.000 284.200 ;
+ END
+ END W6END[9]
+ PIN WW4END[0]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 207.480 110.000 208.040 ;
+ END
+ END WW4END[0]
+ PIN WW4END[10]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 237.720 110.000 238.280 ;
+ END
+ END WW4END[10]
+ PIN WW4END[11]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 241.080 110.000 241.640 ;
+ END
+ END WW4END[11]
+ PIN WW4END[12]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 243.320 110.000 243.880 ;
+ END
+ END WW4END[12]
+ PIN WW4END[13]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 246.680 110.000 247.240 ;
+ END
+ END WW4END[13]
+ PIN WW4END[14]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 250.040 110.000 250.600 ;
+ END
+ END WW4END[14]
+ PIN WW4END[15]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 253.400 110.000 253.960 ;
+ END
+ END WW4END[15]
+ PIN WW4END[1]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 210.840 110.000 211.400 ;
+ END
+ END WW4END[1]
+ PIN WW4END[2]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 213.080 110.000 213.640 ;
+ END
+ END WW4END[2]
+ PIN WW4END[3]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 216.440 110.000 217.000 ;
+ END
+ END WW4END[3]
+ PIN WW4END[4]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 219.800 110.000 220.360 ;
+ END
+ END WW4END[4]
+ PIN WW4END[5]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 222.040 110.000 222.600 ;
+ END
+ END WW4END[5]
+ PIN WW4END[6]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 225.400 110.000 225.960 ;
+ END
+ END WW4END[6]
+ PIN WW4END[7]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 228.760 110.000 229.320 ;
+ END
+ END WW4END[7]
+ PIN WW4END[8]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 232.120 110.000 232.680 ;
+ END
+ END WW4END[8]
+ PIN WW4END[9]
+ DIRECTION INPUT ;
+ USE SIGNAL ;
+ PORT
+ LAYER Metal3 ;
+ RECT 108.000 234.360 110.000 234.920 ;
+ END
+ END WW4END[9]
+ PIN vdd
+ DIRECTION INOUT ;
+ USE POWER ;
+ PORT
+ LAYER Metal4 ;
+ RECT 17.960 7.540 19.560 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 42.040 7.540 43.640 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 66.120 7.540 67.720 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 90.200 7.540 91.800 380.540 ;
+ END
+ END vdd
+ PIN vss
+ DIRECTION INOUT ;
+ USE GROUND ;
+ PORT
+ LAYER Metal4 ;
+ RECT 30.000 7.540 31.600 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 54.080 7.540 55.680 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 78.160 7.540 79.760 380.540 ;
+ END
+ PORT
+ LAYER Metal4 ;
+ RECT 102.240 7.540 103.840 380.540 ;
+ END
+ END vss
+ OBS
+ LAYER Metal1 ;
+ RECT 6.720 7.540 105.750 380.540 ;
+ LAYER Metal2 ;
+ RECT 2.260 387.700 3.340 388.500 ;
+ RECT 4.500 387.700 6.700 388.500 ;
+ RECT 7.860 387.700 8.940 388.500 ;
+ RECT 10.100 387.700 12.300 388.500 ;
+ RECT 13.460 387.700 14.540 388.500 ;
+ RECT 15.700 387.700 17.900 388.500 ;
+ RECT 19.060 387.700 20.140 388.500 ;
+ RECT 21.300 387.700 23.500 388.500 ;
+ RECT 24.660 387.700 25.740 388.500 ;
+ RECT 26.900 387.700 29.100 388.500 ;
+ RECT 30.260 387.700 32.460 388.500 ;
+ RECT 33.620 387.700 34.700 388.500 ;
+ RECT 35.860 387.700 38.060 388.500 ;
+ RECT 39.220 387.700 40.300 388.500 ;
+ RECT 41.460 387.700 43.660 388.500 ;
+ RECT 44.820 387.700 45.900 388.500 ;
+ RECT 47.060 387.700 49.260 388.500 ;
+ RECT 50.420 387.700 51.500 388.500 ;
+ RECT 52.660 387.700 54.860 388.500 ;
+ RECT 56.020 387.700 58.220 388.500 ;
+ RECT 59.380 387.700 60.460 388.500 ;
+ RECT 61.620 387.700 63.820 388.500 ;
+ RECT 64.980 387.700 66.060 388.500 ;
+ RECT 67.220 387.700 69.420 388.500 ;
+ RECT 70.580 387.700 71.660 388.500 ;
+ RECT 72.820 387.700 75.020 388.500 ;
+ RECT 76.180 387.700 77.260 388.500 ;
+ RECT 78.420 387.700 80.620 388.500 ;
+ RECT 81.780 387.700 83.980 388.500 ;
+ RECT 85.140 387.700 86.220 388.500 ;
+ RECT 87.380 387.700 89.580 388.500 ;
+ RECT 90.740 387.700 91.820 388.500 ;
+ RECT 92.980 387.700 95.180 388.500 ;
+ RECT 96.340 387.700 97.420 388.500 ;
+ RECT 98.580 387.700 100.780 388.500 ;
+ RECT 101.940 387.700 103.020 388.500 ;
+ RECT 104.180 387.700 106.380 388.500 ;
+ RECT 107.540 387.700 109.620 388.500 ;
+ RECT 1.820 2.300 109.620 387.700 ;
+ RECT 2.260 1.260 3.340 2.300 ;
+ RECT 4.500 1.260 6.700 2.300 ;
+ RECT 7.860 1.260 8.940 2.300 ;
+ RECT 10.100 1.260 12.300 2.300 ;
+ RECT 13.460 1.260 14.540 2.300 ;
+ RECT 15.700 1.260 17.900 2.300 ;
+ RECT 19.060 1.260 20.140 2.300 ;
+ RECT 21.300 1.260 23.500 2.300 ;
+ RECT 24.660 1.260 25.740 2.300 ;
+ RECT 26.900 1.260 29.100 2.300 ;
+ RECT 30.260 1.260 32.460 2.300 ;
+ RECT 33.620 1.260 34.700 2.300 ;
+ RECT 35.860 1.260 38.060 2.300 ;
+ RECT 39.220 1.260 40.300 2.300 ;
+ RECT 41.460 1.260 43.660 2.300 ;
+ RECT 44.820 1.260 45.900 2.300 ;
+ RECT 47.060 1.260 49.260 2.300 ;
+ RECT 50.420 1.260 51.500 2.300 ;
+ RECT 52.660 1.260 54.860 2.300 ;
+ RECT 56.020 1.260 58.220 2.300 ;
+ RECT 59.380 1.260 60.460 2.300 ;
+ RECT 61.620 1.260 63.820 2.300 ;
+ RECT 64.980 1.260 66.060 2.300 ;
+ RECT 67.220 1.260 69.420 2.300 ;
+ RECT 70.580 1.260 71.660 2.300 ;
+ RECT 72.820 1.260 75.020 2.300 ;
+ RECT 76.180 1.260 77.260 2.300 ;
+ RECT 78.420 1.260 80.620 2.300 ;
+ RECT 81.780 1.260 83.980 2.300 ;
+ RECT 85.140 1.260 86.220 2.300 ;
+ RECT 87.380 1.260 89.580 2.300 ;
+ RECT 90.740 1.260 91.820 2.300 ;
+ RECT 92.980 1.260 95.180 2.300 ;
+ RECT 96.340 1.260 97.420 2.300 ;
+ RECT 98.580 1.260 100.780 2.300 ;
+ RECT 101.940 1.260 103.020 2.300 ;
+ RECT 104.180 1.260 106.380 2.300 ;
+ RECT 107.540 1.260 109.620 2.300 ;
+ LAYER Metal3 ;
+ RECT 1.260 386.380 107.700 386.820 ;
+ RECT 1.260 384.180 109.670 386.380 ;
+ RECT 1.260 383.020 107.700 384.180 ;
+ RECT 1.260 381.940 109.670 383.020 ;
+ RECT 2.300 380.820 109.670 381.940 ;
+ RECT 2.300 380.780 107.700 380.820 ;
+ RECT 1.260 379.660 107.700 380.780 ;
+ RECT 1.260 378.580 109.670 379.660 ;
+ RECT 1.260 377.420 107.700 378.580 ;
+ RECT 1.260 375.220 109.670 377.420 ;
+ RECT 1.260 374.060 107.700 375.220 ;
+ RECT 1.260 372.980 109.670 374.060 ;
+ RECT 2.300 371.860 109.670 372.980 ;
+ RECT 2.300 371.820 107.700 371.860 ;
+ RECT 1.260 370.700 107.700 371.820 ;
+ RECT 1.260 369.620 109.670 370.700 ;
+ RECT 1.260 368.460 107.700 369.620 ;
+ RECT 1.260 366.260 109.670 368.460 ;
+ RECT 1.260 365.140 107.700 366.260 ;
+ RECT 2.300 365.100 107.700 365.140 ;
+ RECT 2.300 363.980 109.670 365.100 ;
+ RECT 1.260 362.900 109.670 363.980 ;
+ RECT 1.260 361.740 107.700 362.900 ;
+ RECT 1.260 359.540 109.670 361.740 ;
+ RECT 1.260 358.380 107.700 359.540 ;
+ RECT 1.260 357.300 109.670 358.380 ;
+ RECT 1.260 356.180 107.700 357.300 ;
+ RECT 2.300 356.140 107.700 356.180 ;
+ RECT 2.300 355.020 109.670 356.140 ;
+ RECT 1.260 353.940 109.670 355.020 ;
+ RECT 1.260 352.780 107.700 353.940 ;
+ RECT 1.260 350.580 109.670 352.780 ;
+ RECT 1.260 349.420 107.700 350.580 ;
+ RECT 1.260 348.340 109.670 349.420 ;
+ RECT 2.300 347.180 107.700 348.340 ;
+ RECT 1.260 344.980 109.670 347.180 ;
+ RECT 1.260 343.820 107.700 344.980 ;
+ RECT 1.260 341.620 109.670 343.820 ;
+ RECT 1.260 340.460 107.700 341.620 ;
+ RECT 1.260 339.380 109.670 340.460 ;
+ RECT 2.300 338.260 109.670 339.380 ;
+ RECT 2.300 338.220 107.700 338.260 ;
+ RECT 1.260 337.100 107.700 338.220 ;
+ RECT 1.260 336.020 109.670 337.100 ;
+ RECT 1.260 334.860 107.700 336.020 ;
+ RECT 1.260 332.660 109.670 334.860 ;
+ RECT 1.260 331.540 107.700 332.660 ;
+ RECT 2.300 331.500 107.700 331.540 ;
+ RECT 2.300 330.380 109.670 331.500 ;
+ RECT 1.260 329.300 109.670 330.380 ;
+ RECT 1.260 328.140 107.700 329.300 ;
+ RECT 1.260 327.060 109.670 328.140 ;
+ RECT 1.260 325.900 107.700 327.060 ;
+ RECT 1.260 323.700 109.670 325.900 ;
+ RECT 1.260 322.580 107.700 323.700 ;
+ RECT 2.300 322.540 107.700 322.580 ;
+ RECT 2.300 321.420 109.670 322.540 ;
+ RECT 1.260 320.340 109.670 321.420 ;
+ RECT 1.260 319.180 107.700 320.340 ;
+ RECT 1.260 316.980 109.670 319.180 ;
+ RECT 1.260 315.820 107.700 316.980 ;
+ RECT 1.260 314.740 109.670 315.820 ;
+ RECT 2.300 313.580 107.700 314.740 ;
+ RECT 1.260 311.380 109.670 313.580 ;
+ RECT 1.260 310.220 107.700 311.380 ;
+ RECT 1.260 308.020 109.670 310.220 ;
+ RECT 1.260 306.860 107.700 308.020 ;
+ RECT 1.260 305.780 109.670 306.860 ;
+ RECT 2.300 304.620 107.700 305.780 ;
+ RECT 1.260 302.420 109.670 304.620 ;
+ RECT 1.260 301.260 107.700 302.420 ;
+ RECT 1.260 299.060 109.670 301.260 ;
+ RECT 1.260 297.940 107.700 299.060 ;
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+ RECT 2.300 296.780 109.670 297.900 ;
+ RECT 1.260 295.700 109.670 296.780 ;
+ RECT 1.260 294.540 107.700 295.700 ;
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+ RECT 1.260 290.100 109.670 292.300 ;
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+ RECT 1.260 286.740 109.670 287.820 ;
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+ RECT 1.260 250.900 109.670 253.100 ;
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+ RECT 1.260 247.540 109.670 249.740 ;
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+ RECT 1.260 244.180 109.670 245.260 ;
+ RECT 1.260 243.020 107.700 244.180 ;
+ RECT 1.260 241.940 109.670 243.020 ;
+ RECT 1.260 240.780 107.700 241.940 ;
+ RECT 1.260 238.580 109.670 240.780 ;
+ RECT 2.300 237.420 107.700 238.580 ;
+ RECT 1.260 235.220 109.670 237.420 ;
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+ RECT 1.260 210.540 107.700 211.660 ;
+ RECT 1.260 208.340 109.670 210.540 ;
+ RECT 1.260 207.180 107.700 208.340 ;
+ RECT 1.260 204.980 109.670 207.180 ;
+ RECT 2.300 203.820 107.700 204.980 ;
+ RECT 1.260 201.620 109.670 203.820 ;
+ RECT 1.260 200.460 107.700 201.620 ;
+ RECT 1.260 199.380 109.670 200.460 ;
+ RECT 1.260 198.220 107.700 199.380 ;
+ RECT 1.260 196.020 109.670 198.220 ;
+ RECT 2.300 194.860 107.700 196.020 ;
+ RECT 1.260 192.660 109.670 194.860 ;
+ RECT 1.260 191.500 107.700 192.660 ;
+ RECT 1.260 190.420 109.670 191.500 ;
+ RECT 1.260 189.260 107.700 190.420 ;
+ RECT 1.260 187.060 109.670 189.260 ;
+ RECT 2.300 185.900 107.700 187.060 ;
+ RECT 1.260 183.700 109.670 185.900 ;
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+ RECT 1.260 179.220 107.700 180.340 ;
+ RECT 2.300 179.180 107.700 179.220 ;
+ RECT 2.300 178.100 109.670 179.180 ;
+ RECT 2.300 178.060 107.700 178.100 ;
+ RECT 1.260 176.940 107.700 178.060 ;
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+ RECT 2.300 169.140 109.670 170.220 ;
+ RECT 2.300 169.100 107.700 169.140 ;
+ RECT 1.260 167.980 107.700 169.100 ;
+ RECT 1.260 165.780 109.670 167.980 ;
+ RECT 1.260 164.620 107.700 165.780 ;
+ RECT 1.260 162.420 109.670 164.620 ;
+ RECT 2.300 161.260 107.700 162.420 ;
+ RECT 1.260 159.060 109.670 161.260 ;
+ RECT 1.260 157.900 107.700 159.060 ;
+ RECT 1.260 156.820 109.670 157.900 ;
+ RECT 1.260 155.660 107.700 156.820 ;
+ RECT 1.260 153.460 109.670 155.660 ;
+ RECT 2.300 152.300 107.700 153.460 ;
+ RECT 1.260 150.100 109.670 152.300 ;
+ RECT 1.260 148.940 107.700 150.100 ;
+ RECT 1.260 147.860 109.670 148.940 ;
+ RECT 1.260 146.700 107.700 147.860 ;
+ RECT 1.260 145.620 109.670 146.700 ;
+ RECT 2.300 144.500 109.670 145.620 ;
+ RECT 2.300 144.460 107.700 144.500 ;
+ RECT 1.260 143.340 107.700 144.460 ;
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+ RECT 1.260 139.980 107.700 141.140 ;
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+ RECT 2.300 135.540 109.670 136.620 ;
+ RECT 2.300 135.500 107.700 135.540 ;
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+ RECT 1.260 119.860 109.670 122.060 ;
+ RECT 2.300 118.700 107.700 119.860 ;
+ RECT 1.260 117.620 109.670 118.700 ;
+ RECT 1.260 116.460 107.700 117.620 ;
+ RECT 1.260 114.260 109.670 116.460 ;
+ RECT 1.260 113.100 107.700 114.260 ;
+ RECT 1.260 112.020 109.670 113.100 ;
+ RECT 2.300 110.900 109.670 112.020 ;
+ RECT 2.300 110.860 107.700 110.900 ;
+ RECT 1.260 109.740 107.700 110.860 ;
+ RECT 1.260 107.540 109.670 109.740 ;
+ RECT 1.260 106.380 107.700 107.540 ;
+ RECT 1.260 105.300 109.670 106.380 ;
+ RECT 1.260 104.140 107.700 105.300 ;
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+ RECT 2.300 101.940 109.670 103.060 ;
+ RECT 2.300 101.900 107.700 101.940 ;
+ RECT 1.260 100.780 107.700 101.900 ;
+ RECT 1.260 98.580 109.670 100.780 ;
+ RECT 1.260 97.420 107.700 98.580 ;
+ RECT 1.260 96.340 109.670 97.420 ;
+ RECT 1.260 95.180 107.700 96.340 ;
+ RECT 1.260 94.100 109.670 95.180 ;
+ RECT 2.300 92.980 109.670 94.100 ;
+ RECT 2.300 92.940 107.700 92.980 ;
+ RECT 1.260 91.820 107.700 92.940 ;
+ RECT 1.260 89.620 109.670 91.820 ;
+ RECT 1.260 88.460 107.700 89.620 ;
+ RECT 1.260 86.260 109.670 88.460 ;
+ RECT 2.300 85.100 107.700 86.260 ;
+ RECT 1.260 84.020 109.670 85.100 ;
+ RECT 1.260 82.860 107.700 84.020 ;
+ RECT 1.260 80.660 109.670 82.860 ;
+ RECT 1.260 79.500 107.700 80.660 ;
+ RECT 1.260 77.300 109.670 79.500 ;
+ RECT 2.300 76.140 107.700 77.300 ;
+ RECT 1.260 75.060 109.670 76.140 ;
+ RECT 1.260 73.900 107.700 75.060 ;
+ RECT 1.260 71.700 109.670 73.900 ;
+ RECT 1.260 70.540 107.700 71.700 ;
+ RECT 1.260 69.460 109.670 70.540 ;
+ RECT 2.300 68.340 109.670 69.460 ;
+ RECT 2.300 68.300 107.700 68.340 ;
+ RECT 1.260 67.180 107.700 68.300 ;
+ RECT 1.260 64.980 109.670 67.180 ;
+ RECT 1.260 63.820 107.700 64.980 ;
+ RECT 1.260 62.740 109.670 63.820 ;
+ RECT 1.260 61.580 107.700 62.740 ;
+ RECT 1.260 60.500 109.670 61.580 ;
+ RECT 2.300 59.380 109.670 60.500 ;
+ RECT 2.300 59.340 107.700 59.380 ;
+ RECT 1.260 58.220 107.700 59.340 ;
+ RECT 1.260 56.020 109.670 58.220 ;
+ RECT 1.260 54.860 107.700 56.020 ;
+ RECT 1.260 53.780 109.670 54.860 ;
+ RECT 1.260 52.660 107.700 53.780 ;
+ RECT 2.300 52.620 107.700 52.660 ;
+ RECT 2.300 51.500 109.670 52.620 ;
+ RECT 1.260 50.420 109.670 51.500 ;
+ RECT 1.260 49.260 107.700 50.420 ;
+ RECT 1.260 47.060 109.670 49.260 ;
+ RECT 1.260 45.900 107.700 47.060 ;
+ RECT 1.260 43.700 109.670 45.900 ;
+ RECT 2.300 42.540 107.700 43.700 ;
+ RECT 1.260 41.460 109.670 42.540 ;
+ RECT 1.260 40.300 107.700 41.460 ;
+ RECT 1.260 38.100 109.670 40.300 ;
+ RECT 1.260 36.940 107.700 38.100 ;
+ RECT 1.260 35.860 109.670 36.940 ;
+ RECT 2.300 34.740 109.670 35.860 ;
+ RECT 2.300 34.700 107.700 34.740 ;
+ RECT 1.260 33.580 107.700 34.700 ;
+ RECT 1.260 32.500 109.670 33.580 ;
+ RECT 1.260 31.340 107.700 32.500 ;
+ RECT 1.260 29.140 109.670 31.340 ;
+ RECT 1.260 27.980 107.700 29.140 ;
+ RECT 1.260 26.900 109.670 27.980 ;
+ RECT 2.300 25.780 109.670 26.900 ;
+ RECT 2.300 25.740 107.700 25.780 ;
+ RECT 1.260 24.620 107.700 25.740 ;
+ RECT 1.260 22.420 109.670 24.620 ;
+ RECT 1.260 21.260 107.700 22.420 ;
+ RECT 1.260 20.180 109.670 21.260 ;
+ RECT 1.260 19.060 107.700 20.180 ;
+ RECT 2.300 19.020 107.700 19.060 ;
+ RECT 2.300 17.900 109.670 19.020 ;
+ RECT 1.260 16.820 109.670 17.900 ;
+ RECT 1.260 15.660 107.700 16.820 ;
+ RECT 1.260 13.460 109.670 15.660 ;
+ RECT 1.260 12.300 107.700 13.460 ;
+ RECT 1.260 11.220 109.670 12.300 ;
+ RECT 1.260 10.100 107.700 11.220 ;
+ RECT 2.300 10.060 107.700 10.100 ;
+ RECT 2.300 8.940 109.670 10.060 ;
+ RECT 1.260 7.860 109.670 8.940 ;
+ RECT 1.260 6.700 107.700 7.860 ;
+ RECT 1.260 4.500 109.670 6.700 ;
+ RECT 1.260 3.340 107.700 4.500 ;
+ RECT 1.260 2.260 109.670 3.340 ;
+ RECT 2.300 1.820 107.700 2.260 ;
+ LAYER Metal4 ;
+ RECT 9.660 380.840 106.260 383.510 ;
+ RECT 9.660 7.930 17.660 380.840 ;
+ RECT 19.860 7.930 29.700 380.840 ;
+ RECT 31.900 7.930 41.740 380.840 ;
+ RECT 43.940 7.930 53.780 380.840 ;
+ RECT 55.980 7.930 65.820 380.840 ;
+ RECT 68.020 7.930 77.860 380.840 ;
+ RECT 80.060 7.930 89.900 380.840 ;
+ RECT 92.100 7.930 101.940 380.840 ;
+ RECT 104.140 7.930 106.260 380.840 ;
+ END
+END W_IO
+END LIBRARY
+
diff --git a/openlane/user_project_wrapper/macros/verilog/E_IO_tile.v b/openlane/user_project_wrapper/macros/verilog/E_IO_tile.v
new file mode 100644
index 0000000..0942244
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/verilog/E_IO_tile.v
@@ -0,0 +1,916 @@
+module E_IO (W1BEG, W2BEG, W2BEGb, WW4BEG, W6BEG, E1END, E2MID, E2END, EE4END, E6END, A_I_top, A_T_top, A_O_top, UserCLK, B_I_top, B_T_top, B_O_top, A_config_C_bit0, A_config_C_bit1, A_config_C_bit2, A_config_C_bit3, B_config_C_bit0, B_config_C_bit1, B_config_C_bit2, B_config_C_bit3, UserCLKo, OutputEnable, OutputEnable_O, FrameData, FrameData_O, FrameStrobe, FrameStrobe_O);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 240;
+ // NORTH
+ // EAST
+ // SOUTH
+ // WEST
+ output [3:0] W1BEG; //wires:4 X_offset:-1 Y_offset:0 source_name:W1BEG destination_name:NULL
+ output [7:0] W2BEG; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEG destination_name:NULL
+ output [7:0] W2BEGb; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEGb destination_name:NULL
+ output [15:0] WW4BEG; //wires:4 X_offset:-4 Y_offset:0 source_name:WW4BEG destination_name:NULL
+ output [11:0] W6BEG; //wires:2 X_offset:-6 Y_offset:0 source_name:W6BEG destination_name:NULL
+ input [3:0] E1END; //wires:4 X_offset:1 Y_offset:0 source_name:NULL destination_name:E1END
+ input [7:0] E2MID; //wires:8 X_offset:1 Y_offset:0 source_name:NULL destination_name:E2MID
+ input [7:0] E2END; //wires:8 X_offset:1 Y_offset:0 source_name:NULL destination_name:E2END
+ input [15:0] EE4END; //wires:4 X_offset:4 Y_offset:0 source_name:NULL destination_name:EE4END
+ input [11:0] E6END; //wires:2 X_offset:6 Y_offset:0 source_name:NULL destination_name:E6END
+ // Tile IO ports from BELs
+ output A_I_top;
+ output A_T_top;
+ input A_O_top;
+ input UserCLK;
+ output B_I_top;
+ output B_T_top;
+ input B_O_top;
+ output A_config_C_bit0;
+ output A_config_C_bit1;
+ output A_config_C_bit2;
+ output A_config_C_bit3;
+ output B_config_C_bit0;
+ output B_config_C_bit1;
+ output B_config_C_bit2;
+ output B_config_C_bit3;
+ output UserCLKo;
+ input OutputEnable;
+ output OutputEnable_O;
+ input [FrameBitsPerRow-1:0] FrameData; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [FrameBitsPerRow-1:0] FrameData_O;
+ input [MaxFramesPerCol-1:0] FrameStrobe; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [MaxFramesPerCol-1:0] FrameStrobe_O;
+ //global
+
+
+//signal declarations
+//BEL ports (e.g., slices)
+ wire A_I;
+ wire A_T;
+ wire B_I;
+ wire B_T;
+ wire A_O;
+ wire A_Q;
+ wire B_O;
+ wire B_Q;
+//jump wires
+//internal configuration data signal to daisy-chain all BELs (if any and in the order they are listed in the fabric.csv)
+ wire [NoConfigBits-1:0] ConfigBits;
+ wire [NoConfigBits-1:0] ConfigBits_N;
+
+// Cascading of routing for wires spanning more than one tile
+ wire [FrameBitsPerRow-1:0] FrameData_i;
+ wire [FrameBitsPerRow-1:0] FrameData_O_i;
+ assign FrameData_O_i = FrameData_i;
+
+ my_buf data_inbuf_0 (
+ .A(FrameData[0]),
+ .X(FrameData_i[0])
+ );
+
+ my_buf data_inbuf_1 (
+ .A(FrameData[1]),
+ .X(FrameData_i[1])
+ );
+
+ my_buf data_inbuf_2 (
+ .A(FrameData[2]),
+ .X(FrameData_i[2])
+ );
+
+ my_buf data_inbuf_3 (
+ .A(FrameData[3]),
+ .X(FrameData_i[3])
+ );
+
+ my_buf data_inbuf_4 (
+ .A(FrameData[4]),
+ .X(FrameData_i[4])
+ );
+
+ my_buf data_inbuf_5 (
+ .A(FrameData[5]),
+ .X(FrameData_i[5])
+ );
+
+ my_buf data_inbuf_6 (
+ .A(FrameData[6]),
+ .X(FrameData_i[6])
+ );
+
+ my_buf data_inbuf_7 (
+ .A(FrameData[7]),
+ .X(FrameData_i[7])
+ );
+
+ my_buf data_inbuf_8 (
+ .A(FrameData[8]),
+ .X(FrameData_i[8])
+ );
+
+ my_buf data_inbuf_9 (
+ .A(FrameData[9]),
+ .X(FrameData_i[9])
+ );
+
+ my_buf data_inbuf_10 (
+ .A(FrameData[10]),
+ .X(FrameData_i[10])
+ );
+
+ my_buf data_inbuf_11 (
+ .A(FrameData[11]),
+ .X(FrameData_i[11])
+ );
+
+ my_buf data_inbuf_12 (
+ .A(FrameData[12]),
+ .X(FrameData_i[12])
+ );
+
+ my_buf data_inbuf_13 (
+ .A(FrameData[13]),
+ .X(FrameData_i[13])
+ );
+
+ my_buf data_inbuf_14 (
+ .A(FrameData[14]),
+ .X(FrameData_i[14])
+ );
+
+ my_buf data_inbuf_15 (
+ .A(FrameData[15]),
+ .X(FrameData_i[15])
+ );
+
+ my_buf data_inbuf_16 (
+ .A(FrameData[16]),
+ .X(FrameData_i[16])
+ );
+
+ my_buf data_inbuf_17 (
+ .A(FrameData[17]),
+ .X(FrameData_i[17])
+ );
+
+ my_buf data_inbuf_18 (
+ .A(FrameData[18]),
+ .X(FrameData_i[18])
+ );
+
+ my_buf data_inbuf_19 (
+ .A(FrameData[19]),
+ .X(FrameData_i[19])
+ );
+
+ my_buf data_inbuf_20 (
+ .A(FrameData[20]),
+ .X(FrameData_i[20])
+ );
+
+ my_buf data_inbuf_21 (
+ .A(FrameData[21]),
+ .X(FrameData_i[21])
+ );
+
+ my_buf data_inbuf_22 (
+ .A(FrameData[22]),
+ .X(FrameData_i[22])
+ );
+
+ my_buf data_inbuf_23 (
+ .A(FrameData[23]),
+ .X(FrameData_i[23])
+ );
+
+ my_buf data_inbuf_24 (
+ .A(FrameData[24]),
+ .X(FrameData_i[24])
+ );
+
+ my_buf data_inbuf_25 (
+ .A(FrameData[25]),
+ .X(FrameData_i[25])
+ );
+
+ my_buf data_inbuf_26 (
+ .A(FrameData[26]),
+ .X(FrameData_i[26])
+ );
+
+ my_buf data_inbuf_27 (
+ .A(FrameData[27]),
+ .X(FrameData_i[27])
+ );
+
+ my_buf data_inbuf_28 (
+ .A(FrameData[28]),
+ .X(FrameData_i[28])
+ );
+
+ my_buf data_inbuf_29 (
+ .A(FrameData[29]),
+ .X(FrameData_i[29])
+ );
+
+ my_buf data_inbuf_30 (
+ .A(FrameData[30]),
+ .X(FrameData_i[30])
+ );
+
+ my_buf data_inbuf_31 (
+ .A(FrameData[31]),
+ .X(FrameData_i[31])
+ );
+
+ my_buf data_outbuf_0 (
+ .A(FrameData_O_i[0]),
+ .X(FrameData_O[0])
+ );
+
+ my_buf data_outbuf_1 (
+ .A(FrameData_O_i[1]),
+ .X(FrameData_O[1])
+ );
+
+ my_buf data_outbuf_2 (
+ .A(FrameData_O_i[2]),
+ .X(FrameData_O[2])
+ );
+
+ my_buf data_outbuf_3 (
+ .A(FrameData_O_i[3]),
+ .X(FrameData_O[3])
+ );
+
+ my_buf data_outbuf_4 (
+ .A(FrameData_O_i[4]),
+ .X(FrameData_O[4])
+ );
+
+ my_buf data_outbuf_5 (
+ .A(FrameData_O_i[5]),
+ .X(FrameData_O[5])
+ );
+
+ my_buf data_outbuf_6 (
+ .A(FrameData_O_i[6]),
+ .X(FrameData_O[6])
+ );
+
+ my_buf data_outbuf_7 (
+ .A(FrameData_O_i[7]),
+ .X(FrameData_O[7])
+ );
+
+ my_buf data_outbuf_8 (
+ .A(FrameData_O_i[8]),
+ .X(FrameData_O[8])
+ );
+
+ my_buf data_outbuf_9 (
+ .A(FrameData_O_i[9]),
+ .X(FrameData_O[9])
+ );
+
+ my_buf data_outbuf_10 (
+ .A(FrameData_O_i[10]),
+ .X(FrameData_O[10])
+ );
+
+ my_buf data_outbuf_11 (
+ .A(FrameData_O_i[11]),
+ .X(FrameData_O[11])
+ );
+
+ my_buf data_outbuf_12 (
+ .A(FrameData_O_i[12]),
+ .X(FrameData_O[12])
+ );
+
+ my_buf data_outbuf_13 (
+ .A(FrameData_O_i[13]),
+ .X(FrameData_O[13])
+ );
+
+ my_buf data_outbuf_14 (
+ .A(FrameData_O_i[14]),
+ .X(FrameData_O[14])
+ );
+
+ my_buf data_outbuf_15 (
+ .A(FrameData_O_i[15]),
+ .X(FrameData_O[15])
+ );
+
+ my_buf data_outbuf_16 (
+ .A(FrameData_O_i[16]),
+ .X(FrameData_O[16])
+ );
+
+ my_buf data_outbuf_17 (
+ .A(FrameData_O_i[17]),
+ .X(FrameData_O[17])
+ );
+
+ my_buf data_outbuf_18 (
+ .A(FrameData_O_i[18]),
+ .X(FrameData_O[18])
+ );
+
+ my_buf data_outbuf_19 (
+ .A(FrameData_O_i[19]),
+ .X(FrameData_O[19])
+ );
+
+ my_buf data_outbuf_20 (
+ .A(FrameData_O_i[20]),
+ .X(FrameData_O[20])
+ );
+
+ my_buf data_outbuf_21 (
+ .A(FrameData_O_i[21]),
+ .X(FrameData_O[21])
+ );
+
+ my_buf data_outbuf_22 (
+ .A(FrameData_O_i[22]),
+ .X(FrameData_O[22])
+ );
+
+ my_buf data_outbuf_23 (
+ .A(FrameData_O_i[23]),
+ .X(FrameData_O[23])
+ );
+
+ my_buf data_outbuf_24 (
+ .A(FrameData_O_i[24]),
+ .X(FrameData_O[24])
+ );
+
+ my_buf data_outbuf_25 (
+ .A(FrameData_O_i[25]),
+ .X(FrameData_O[25])
+ );
+
+ my_buf data_outbuf_26 (
+ .A(FrameData_O_i[26]),
+ .X(FrameData_O[26])
+ );
+
+ my_buf data_outbuf_27 (
+ .A(FrameData_O_i[27]),
+ .X(FrameData_O[27])
+ );
+
+ my_buf data_outbuf_28 (
+ .A(FrameData_O_i[28]),
+ .X(FrameData_O[28])
+ );
+
+ my_buf data_outbuf_29 (
+ .A(FrameData_O_i[29]),
+ .X(FrameData_O[29])
+ );
+
+ my_buf data_outbuf_30 (
+ .A(FrameData_O_i[30]),
+ .X(FrameData_O[30])
+ );
+
+ my_buf data_outbuf_31 (
+ .A(FrameData_O_i[31]),
+ .X(FrameData_O[31])
+ );
+
+ wire [MaxFramesPerCol-1:0] FrameStrobe_i;
+ wire [MaxFramesPerCol-1:0] FrameStrobe_O_i;
+ assign FrameStrobe_O_i = FrameStrobe_i;
+
+ my_buf strobe_inbuf_0 (
+ .A(FrameStrobe[0]),
+ .X(FrameStrobe_i[0])
+ )
+;
+ my_buf strobe_inbuf_1 (
+ .A(FrameStrobe[1]),
+ .X(FrameStrobe_i[1])
+ )
+;
+ my_buf strobe_inbuf_2 (
+ .A(FrameStrobe[2]),
+ .X(FrameStrobe_i[2])
+ )
+;
+ my_buf strobe_inbuf_3 (
+ .A(FrameStrobe[3]),
+ .X(FrameStrobe_i[3])
+ )
+;
+ my_buf strobe_inbuf_4 (
+ .A(FrameStrobe[4]),
+ .X(FrameStrobe_i[4])
+ )
+;
+ my_buf strobe_inbuf_5 (
+ .A(FrameStrobe[5]),
+ .X(FrameStrobe_i[5])
+ )
+;
+ my_buf strobe_inbuf_6 (
+ .A(FrameStrobe[6]),
+ .X(FrameStrobe_i[6])
+ )
+;
+ my_buf strobe_inbuf_7 (
+ .A(FrameStrobe[7]),
+ .X(FrameStrobe_i[7])
+ )
+;
+ my_buf strobe_inbuf_8 (
+ .A(FrameStrobe[8]),
+ .X(FrameStrobe_i[8])
+ )
+;
+ my_buf strobe_inbuf_9 (
+ .A(FrameStrobe[9]),
+ .X(FrameStrobe_i[9])
+ )
+;
+ my_buf strobe_inbuf_10 (
+ .A(FrameStrobe[10]),
+ .X(FrameStrobe_i[10])
+ )
+;
+ my_buf strobe_inbuf_11 (
+ .A(FrameStrobe[11]),
+ .X(FrameStrobe_i[11])
+ )
+;
+ my_buf strobe_inbuf_12 (
+ .A(FrameStrobe[12]),
+ .X(FrameStrobe_i[12])
+ )
+;
+ my_buf strobe_inbuf_13 (
+ .A(FrameStrobe[13]),
+ .X(FrameStrobe_i[13])
+ )
+;
+ my_buf strobe_inbuf_14 (
+ .A(FrameStrobe[14]),
+ .X(FrameStrobe_i[14])
+ )
+;
+ my_buf strobe_inbuf_15 (
+ .A(FrameStrobe[15]),
+ .X(FrameStrobe_i[15])
+ )
+;
+ my_buf strobe_inbuf_16 (
+ .A(FrameStrobe[16]),
+ .X(FrameStrobe_i[16])
+ )
+;
+ my_buf strobe_inbuf_17 (
+ .A(FrameStrobe[17]),
+ .X(FrameStrobe_i[17])
+ )
+;
+ my_buf strobe_inbuf_18 (
+ .A(FrameStrobe[18]),
+ .X(FrameStrobe_i[18])
+ )
+;
+ my_buf strobe_inbuf_19 (
+ .A(FrameStrobe[19]),
+ .X(FrameStrobe_i[19])
+ )
+;
+ my_buf strobe_inbuf_20 (
+ .A(FrameStrobe[20]),
+ .X(FrameStrobe_i[20])
+ )
+;
+ my_buf strobe_inbuf_21 (
+ .A(FrameStrobe[21]),
+ .X(FrameStrobe_i[21])
+ )
+;
+ my_buf strobe_inbuf_22 (
+ .A(FrameStrobe[22]),
+ .X(FrameStrobe_i[22])
+ )
+;
+ my_buf strobe_inbuf_23 (
+ .A(FrameStrobe[23]),
+ .X(FrameStrobe_i[23])
+ )
+;
+ my_buf strobe_inbuf_24 (
+ .A(FrameStrobe[24]),
+ .X(FrameStrobe_i[24])
+ )
+;
+ my_buf strobe_inbuf_25 (
+ .A(FrameStrobe[25]),
+ .X(FrameStrobe_i[25])
+ )
+;
+ my_buf strobe_inbuf_26 (
+ .A(FrameStrobe[26]),
+ .X(FrameStrobe_i[26])
+ )
+;
+ my_buf strobe_inbuf_27 (
+ .A(FrameStrobe[27]),
+ .X(FrameStrobe_i[27])
+ )
+;
+ my_buf strobe_inbuf_28 (
+ .A(FrameStrobe[28]),
+ .X(FrameStrobe_i[28])
+ )
+;
+ my_buf strobe_inbuf_29 (
+ .A(FrameStrobe[29]),
+ .X(FrameStrobe_i[29])
+ )
+;
+ my_buf strobe_inbuf_30 (
+ .A(FrameStrobe[30]),
+ .X(FrameStrobe_i[30])
+ )
+;
+ my_buf strobe_inbuf_31 (
+ .A(FrameStrobe[31]),
+ .X(FrameStrobe_i[31])
+ )
+;
+ my_buf strobe_inbuf_32 (
+ .A(FrameStrobe[32]),
+ .X(FrameStrobe_i[32])
+ )
+;
+ my_buf strobe_inbuf_33 (
+ .A(FrameStrobe[33]),
+ .X(FrameStrobe_i[33])
+ )
+;
+ my_buf strobe_inbuf_34 (
+ .A(FrameStrobe[34]),
+ .X(FrameStrobe_i[34])
+ )
+;
+ my_buf strobe_inbuf_35 (
+ .A(FrameStrobe[35]),
+ .X(FrameStrobe_i[35])
+ )
+;
+ my_buf strobe_outbuf_0 (
+ .A(FrameStrobe_O_i[0]),
+ .X(FrameStrobe_O[0])
+ )
+;
+ my_buf strobe_outbuf_1 (
+ .A(FrameStrobe_O_i[1]),
+ .X(FrameStrobe_O[1])
+ )
+;
+ my_buf strobe_outbuf_2 (
+ .A(FrameStrobe_O_i[2]),
+ .X(FrameStrobe_O[2])
+ )
+;
+ my_buf strobe_outbuf_3 (
+ .A(FrameStrobe_O_i[3]),
+ .X(FrameStrobe_O[3])
+ )
+;
+ my_buf strobe_outbuf_4 (
+ .A(FrameStrobe_O_i[4]),
+ .X(FrameStrobe_O[4])
+ )
+;
+ my_buf strobe_outbuf_5 (
+ .A(FrameStrobe_O_i[5]),
+ .X(FrameStrobe_O[5])
+ )
+;
+ my_buf strobe_outbuf_6 (
+ .A(FrameStrobe_O_i[6]),
+ .X(FrameStrobe_O[6])
+ )
+;
+ my_buf strobe_outbuf_7 (
+ .A(FrameStrobe_O_i[7]),
+ .X(FrameStrobe_O[7])
+ )
+;
+ my_buf strobe_outbuf_8 (
+ .A(FrameStrobe_O_i[8]),
+ .X(FrameStrobe_O[8])
+ )
+;
+ my_buf strobe_outbuf_9 (
+ .A(FrameStrobe_O_i[9]),
+ .X(FrameStrobe_O[9])
+ )
+;
+ my_buf strobe_outbuf_10 (
+ .A(FrameStrobe_O_i[10]),
+ .X(FrameStrobe_O[10])
+ )
+;
+ my_buf strobe_outbuf_11 (
+ .A(FrameStrobe_O_i[11]),
+ .X(FrameStrobe_O[11])
+ )
+;
+ my_buf strobe_outbuf_12 (
+ .A(FrameStrobe_O_i[12]),
+ .X(FrameStrobe_O[12])
+ )
+;
+ my_buf strobe_outbuf_13 (
+ .A(FrameStrobe_O_i[13]),
+ .X(FrameStrobe_O[13])
+ )
+;
+ my_buf strobe_outbuf_14 (
+ .A(FrameStrobe_O_i[14]),
+ .X(FrameStrobe_O[14])
+ )
+;
+ my_buf strobe_outbuf_15 (
+ .A(FrameStrobe_O_i[15]),
+ .X(FrameStrobe_O[15])
+ )
+;
+ my_buf strobe_outbuf_16 (
+ .A(FrameStrobe_O_i[16]),
+ .X(FrameStrobe_O[16])
+ )
+;
+ my_buf strobe_outbuf_17 (
+ .A(FrameStrobe_O_i[17]),
+ .X(FrameStrobe_O[17])
+ )
+;
+ my_buf strobe_outbuf_18 (
+ .A(FrameStrobe_O_i[18]),
+ .X(FrameStrobe_O[18])
+ )
+;
+ my_buf strobe_outbuf_19 (
+ .A(FrameStrobe_O_i[19]),
+ .X(FrameStrobe_O[19])
+ )
+;
+ my_buf strobe_outbuf_20 (
+ .A(FrameStrobe_O_i[20]),
+ .X(FrameStrobe_O[20])
+ )
+;
+ my_buf strobe_outbuf_21 (
+ .A(FrameStrobe_O_i[21]),
+ .X(FrameStrobe_O[21])
+ )
+;
+ my_buf strobe_outbuf_22 (
+ .A(FrameStrobe_O_i[22]),
+ .X(FrameStrobe_O[22])
+ )
+;
+ my_buf strobe_outbuf_23 (
+ .A(FrameStrobe_O_i[23]),
+ .X(FrameStrobe_O[23])
+ )
+;
+ my_buf strobe_outbuf_24 (
+ .A(FrameStrobe_O_i[24]),
+ .X(FrameStrobe_O[24])
+ )
+;
+ my_buf strobe_outbuf_25 (
+ .A(FrameStrobe_O_i[25]),
+ .X(FrameStrobe_O[25])
+ )
+;
+ my_buf strobe_outbuf_26 (
+ .A(FrameStrobe_O_i[26]),
+ .X(FrameStrobe_O[26])
+ )
+;
+ my_buf strobe_outbuf_27 (
+ .A(FrameStrobe_O_i[27]),
+ .X(FrameStrobe_O[27])
+ )
+;
+ my_buf strobe_outbuf_28 (
+ .A(FrameStrobe_O_i[28]),
+ .X(FrameStrobe_O[28])
+ )
+;
+ my_buf strobe_outbuf_29 (
+ .A(FrameStrobe_O_i[29]),
+ .X(FrameStrobe_O[29])
+ )
+;
+ my_buf strobe_outbuf_30 (
+ .A(FrameStrobe_O_i[30]),
+ .X(FrameStrobe_O[30])
+ )
+;
+ my_buf strobe_outbuf_31 (
+ .A(FrameStrobe_O_i[31]),
+ .X(FrameStrobe_O[31])
+ )
+;
+ my_buf strobe_outbuf_32 (
+ .A(FrameStrobe_O_i[32]),
+ .X(FrameStrobe_O[32])
+ )
+;
+ my_buf strobe_outbuf_33 (
+ .A(FrameStrobe_O_i[33]),
+ .X(FrameStrobe_O[33])
+ )
+;
+ my_buf strobe_outbuf_34 (
+ .A(FrameStrobe_O_i[34]),
+ .X(FrameStrobe_O[34])
+ )
+;
+ my_buf strobe_outbuf_35 (
+ .A(FrameStrobe_O_i[35]),
+ .X(FrameStrobe_O[35])
+ )
+;
+ clk_buf inst_clk_buf(.A(UserCLK), .X(UserCLKo));
+ clk_buf inst_oe_pass_buf(.A(OutputEnable), .X(OutputEnable_O));
+ oe_drv_buf inst_oe_drv_buf(.A(OutputEnable), .X(OutputEnable_buf));
+
+// configuration storage latches
+ E_IO_ConfigMem Inst_E_IO_ConfigMem (
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe),
+ .ConfigBits(ConfigBits),
+ .ConfigBits_N(ConfigBits_N)
+ );
+
+//BEL component instantiations
+ IO_1_bidirectional_frame_config_pass Inst_A_IO_1_bidirectional_frame_config_pass (
+ .I(A_I),
+ .T(A_T),
+ .O(A_O),
+ .Q(A_Q),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .I_top(A_I_top),
+ .T_top(A_T_top),
+ .O_top(A_O_top),
+ .UserCLK(UserCLK)
+ );
+
+ IO_1_bidirectional_frame_config_pass Inst_B_IO_1_bidirectional_frame_config_pass (
+ .I(B_I),
+ .T(B_T),
+ .O(B_O),
+ .Q(B_Q),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .I_top(B_I_top),
+ .T_top(B_T_top),
+ .O_top(B_O_top),
+ .UserCLK(UserCLK)
+ );
+
+ Config_access Inst_A_config_Config_access (
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .C_bit0(A_config_C_bit0),
+ .C_bit1(A_config_C_bit1),
+ .C_bit2(A_config_C_bit2),
+ .C_bit3(A_config_C_bit3),
+ .ConfigBits(ConfigBits[4-1:0])
+ );
+
+ Config_access Inst_B_config_Config_access (
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .C_bit0(B_config_C_bit0),
+ .C_bit1(B_config_C_bit1),
+ .C_bit2(B_config_C_bit2),
+ .C_bit3(B_config_C_bit3),
+ .ConfigBits(ConfigBits[8-1:4])
+ );
+
+
+//switch matrix component instantiation
+ E_IO_switch_matrix Inst_E_IO_switch_matrix (
+ .E1END0(E1END[0]),
+ .E1END1(E1END[1]),
+ .E1END2(E1END[2]),
+ .E1END3(E1END[3]),
+ .E2MID0(E2MID[0]),
+ .E2MID1(E2MID[1]),
+ .E2MID2(E2MID[2]),
+ .E2MID3(E2MID[3]),
+ .E2MID4(E2MID[4]),
+ .E2MID5(E2MID[5]),
+ .E2MID6(E2MID[6]),
+ .E2MID7(E2MID[7]),
+ .E2END0(E2END[0]),
+ .E2END1(E2END[1]),
+ .E2END2(E2END[2]),
+ .E2END3(E2END[3]),
+ .E2END4(E2END[4]),
+ .E2END5(E2END[5]),
+ .E2END6(E2END[6]),
+ .E2END7(E2END[7]),
+ .EE4END0(EE4END[0]),
+ .EE4END1(EE4END[1]),
+ .EE4END2(EE4END[2]),
+ .EE4END3(EE4END[3]),
+ .EE4END4(EE4END[4]),
+ .EE4END5(EE4END[5]),
+ .EE4END6(EE4END[6]),
+ .EE4END7(EE4END[7]),
+ .EE4END8(EE4END[8]),
+ .EE4END9(EE4END[9]),
+ .EE4END10(EE4END[10]),
+ .EE4END11(EE4END[11]),
+ .EE4END12(EE4END[12]),
+ .EE4END13(EE4END[13]),
+ .EE4END14(EE4END[14]),
+ .EE4END15(EE4END[15]),
+ .E6END0(E6END[0]),
+ .E6END1(E6END[1]),
+ .E6END2(E6END[2]),
+ .E6END3(E6END[3]),
+ .E6END4(E6END[4]),
+ .E6END5(E6END[5]),
+ .E6END6(E6END[6]),
+ .E6END7(E6END[7]),
+ .E6END8(E6END[8]),
+ .E6END9(E6END[9]),
+ .E6END10(E6END[10]),
+ .E6END11(E6END[11]),
+ .A_O(A_O),
+ .A_Q(A_Q),
+ .B_O(B_O),
+ .B_Q(B_Q),
+ .W1BEG0(W1BEG[0]),
+ .W1BEG1(W1BEG[1]),
+ .W1BEG2(W1BEG[2]),
+ .W1BEG3(W1BEG[3]),
+ .W2BEG0(W2BEG[0]),
+ .W2BEG1(W2BEG[1]),
+ .W2BEG2(W2BEG[2]),
+ .W2BEG3(W2BEG[3]),
+ .W2BEG4(W2BEG[4]),
+ .W2BEG5(W2BEG[5]),
+ .W2BEG6(W2BEG[6]),
+ .W2BEG7(W2BEG[7]),
+ .W2BEGb0(W2BEGb[0]),
+ .W2BEGb1(W2BEGb[1]),
+ .W2BEGb2(W2BEGb[2]),
+ .W2BEGb3(W2BEGb[3]),
+ .W2BEGb4(W2BEGb[4]),
+ .W2BEGb5(W2BEGb[5]),
+ .W2BEGb6(W2BEGb[6]),
+ .W2BEGb7(W2BEGb[7]),
+ .WW4BEG0(WW4BEG[0]),
+ .WW4BEG1(WW4BEG[1]),
+ .WW4BEG2(WW4BEG[2]),
+ .WW4BEG3(WW4BEG[3]),
+ .WW4BEG4(WW4BEG[4]),
+ .WW4BEG5(WW4BEG[5]),
+ .WW4BEG6(WW4BEG[6]),
+ .WW4BEG7(WW4BEG[7]),
+ .WW4BEG8(WW4BEG[8]),
+ .WW4BEG9(WW4BEG[9]),
+ .WW4BEG10(WW4BEG[10]),
+ .WW4BEG11(WW4BEG[11]),
+ .WW4BEG12(WW4BEG[12]),
+ .WW4BEG13(WW4BEG[13]),
+ .WW4BEG14(WW4BEG[14]),
+ .WW4BEG15(WW4BEG[15]),
+ .W6BEG0(W6BEG[0]),
+ .W6BEG1(W6BEG[1]),
+ .W6BEG2(W6BEG[2]),
+ .W6BEG3(W6BEG[3]),
+ .W6BEG4(W6BEG[4]),
+ .W6BEG5(W6BEG[5]),
+ .W6BEG6(W6BEG[6]),
+ .W6BEG7(W6BEG[7]),
+ .W6BEG8(W6BEG[8]),
+ .W6BEG9(W6BEG[9]),
+ .W6BEG10(W6BEG[10]),
+ .W6BEG11(W6BEG[11]),
+ .A_I(A_I),
+ .A_T(A_T),
+ .B_I(B_I),
+ .B_T(B_T),
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe[8:1]),
+ .OutputEnable(OutputEnable_buf)
+ );
+
+endmodule
diff --git a/openlane/user_project_wrapper/macros/verilog/LUT4AB_tile.v b/openlane/user_project_wrapper/macros/verilog/LUT4AB_tile.v
new file mode 100644
index 0000000..58612b6
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/verilog/LUT4AB_tile.v
@@ -0,0 +1,1781 @@
+module LUT4AB (N1BEG, N2BEG, N2BEGb, N4BEG, NN4BEG, Co, S1END, S2MID, S2END, S4END, SS4END, E1BEG, E2BEG, E2BEGb, EE4BEG, E6BEG, W1END, W2MID, W2END, WW4END, W6END, S1BEG, S2BEG, S2BEGb, S4BEG, SS4BEG, N1END, N2MID, N2END, N4END, NN4END, Ci, W1BEG, W2BEG, W2BEGb, WW4BEG, W6BEG, E1END, E2MID, E2END, EE4END, E6END, UserCLK, UserCLKo, OutputEnable, OutputEnable_O, FrameData, FrameData_O, FrameStrobe, FrameStrobe_O);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 1109;
+ // NORTH
+ output [3:0] N1BEG; //wires:4 X_offset:0 Y_offset:-1 source_name:N1BEG destination_name:N1END
+ output [7:0] N2BEG; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEG destination_name:N2MID
+ output [7:0] N2BEGb; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEGb destination_name:N2END
+ output [15:0] N4BEG; //wires:4 X_offset:0 Y_offset:-4 source_name:N4BEG destination_name:N4END
+ output [15:0] NN4BEG; //wires:4 X_offset:0 Y_offset:-4 source_name:NN4BEG destination_name:NN4END
+ output [0:0] Co; //wires:1 X_offset:0 Y_offset:-1 source_name:Co destination_name:Ci
+ input [3:0] S1END; //wires:4 X_offset:0 Y_offset:1 source_name:S1BEG destination_name:S1END
+ input [7:0] S2MID; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEG destination_name:S2MID
+ input [7:0] S2END; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEGb destination_name:S2END
+ input [15:0] S4END; //wires:4 X_offset:0 Y_offset:4 source_name:S4BEG destination_name:S4END
+ input [15:0] SS4END; //wires:4 X_offset:0 Y_offset:4 source_name:SS4BEG destination_name:SS4END
+ // EAST
+ output [3:0] E1BEG; //wires:4 X_offset:1 Y_offset:0 source_name:E1BEG destination_name:E1END
+ output [7:0] E2BEG; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEG destination_name:E2MID
+ output [7:0] E2BEGb; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEGb destination_name:E2END
+ output [15:0] EE4BEG; //wires:4 X_offset:4 Y_offset:0 source_name:EE4BEG destination_name:EE4END
+ output [11:0] E6BEG; //wires:2 X_offset:6 Y_offset:0 source_name:E6BEG destination_name:E6END
+ input [3:0] W1END; //wires:4 X_offset:-1 Y_offset:0 source_name:W1BEG destination_name:W1END
+ input [7:0] W2MID; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEG destination_name:W2MID
+ input [7:0] W2END; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEGb destination_name:W2END
+ input [15:0] WW4END; //wires:4 X_offset:-4 Y_offset:0 source_name:WW4BEG destination_name:WW4END
+ input [11:0] W6END; //wires:2 X_offset:-6 Y_offset:0 source_name:W6BEG destination_name:W6END
+ // SOUTH
+ output [3:0] S1BEG; //wires:4 X_offset:0 Y_offset:1 source_name:S1BEG destination_name:S1END
+ output [7:0] S2BEG; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEG destination_name:S2MID
+ output [7:0] S2BEGb; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEGb destination_name:S2END
+ output [15:0] S4BEG; //wires:4 X_offset:0 Y_offset:4 source_name:S4BEG destination_name:S4END
+ output [15:0] SS4BEG; //wires:4 X_offset:0 Y_offset:4 source_name:SS4BEG destination_name:SS4END
+ input [3:0] N1END; //wires:4 X_offset:0 Y_offset:-1 source_name:N1BEG destination_name:N1END
+ input [7:0] N2MID; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEG destination_name:N2MID
+ input [7:0] N2END; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEGb destination_name:N2END
+ input [15:0] N4END; //wires:4 X_offset:0 Y_offset:-4 source_name:N4BEG destination_name:N4END
+ input [15:0] NN4END; //wires:4 X_offset:0 Y_offset:-4 source_name:NN4BEG destination_name:NN4END
+ input [0:0] Ci; //wires:1 X_offset:0 Y_offset:-1 source_name:Co destination_name:Ci
+ // WEST
+ output [3:0] W1BEG; //wires:4 X_offset:-1 Y_offset:0 source_name:W1BEG destination_name:W1END
+ output [7:0] W2BEG; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEG destination_name:W2MID
+ output [7:0] W2BEGb; //wires:8 X_offset:-1 Y_offset:0 source_name:W2BEGb destination_name:W2END
+ output [15:0] WW4BEG; //wires:4 X_offset:-4 Y_offset:0 source_name:WW4BEG destination_name:WW4END
+ output [11:0] W6BEG; //wires:2 X_offset:-6 Y_offset:0 source_name:W6BEG destination_name:W6END
+ input [3:0] E1END; //wires:4 X_offset:1 Y_offset:0 source_name:E1BEG destination_name:E1END
+ input [7:0] E2MID; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEG destination_name:E2MID
+ input [7:0] E2END; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEGb destination_name:E2END
+ input [15:0] EE4END; //wires:4 X_offset:4 Y_offset:0 source_name:EE4BEG destination_name:EE4END
+ input [11:0] E6END; //wires:2 X_offset:6 Y_offset:0 source_name:E6BEG destination_name:E6END
+ // Tile IO ports from BELs
+ input UserCLK;
+ output UserCLKo;
+ input OutputEnable;
+ output OutputEnable_O;
+ input [FrameBitsPerRow-1:0] FrameData; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [FrameBitsPerRow-1:0] FrameData_O;
+ input [MaxFramesPerCol-1:0] FrameStrobe; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [MaxFramesPerCol-1:0] FrameStrobe_O;
+ //global
+
+
+//signal declarations
+//BEL ports (e.g., slices)
+ wire LA_I0;
+ wire LA_I1;
+ wire LA_I2;
+ wire LA_I3;
+ wire LA_Ci;
+ wire LA_SR;
+ wire LA_EN;
+ wire LB_I0;
+ wire LB_I1;
+ wire LB_I2;
+ wire LB_I3;
+ wire LB_Ci;
+ wire LB_SR;
+ wire LB_EN;
+ wire LC_I0;
+ wire LC_I1;
+ wire LC_I2;
+ wire LC_I3;
+ wire LC_Ci;
+ wire LC_SR;
+ wire LC_EN;
+ wire LD_I0;
+ wire LD_I1;
+ wire LD_I2;
+ wire LD_I3;
+ wire LD_Ci;
+ wire LD_SR;
+ wire LD_EN;
+ wire LE_I0;
+ wire LE_I1;
+ wire LE_I2;
+ wire LE_I3;
+ wire LE_Ci;
+ wire LE_SR;
+ wire LE_EN;
+ wire LF_I0;
+ wire LF_I1;
+ wire LF_I2;
+ wire LF_I3;
+ wire LF_Ci;
+ wire LF_SR;
+ wire LF_EN;
+ wire LG_I0;
+ wire LG_I1;
+ wire LG_I2;
+ wire LG_I3;
+ wire LG_Ci;
+ wire LG_SR;
+ wire LG_EN;
+ wire LH_I0;
+ wire LH_I1;
+ wire LH_I2;
+ wire LH_I3;
+ wire LH_Ci;
+ wire LH_SR;
+ wire LH_EN;
+ wire A;
+ wire B;
+ wire C;
+ wire D;
+ wire E;
+ wire F;
+ wire G;
+ wire H;
+ wire S0;
+ wire S1;
+ wire S2;
+ wire S3;
+ wire LA_O;
+ wire LA_Co;
+ wire LB_O;
+ wire LB_Co;
+ wire LC_O;
+ wire LC_Co;
+ wire LD_O;
+ wire LD_Co;
+ wire LE_O;
+ wire LE_Co;
+ wire LF_O;
+ wire LF_Co;
+ wire LG_O;
+ wire LG_Co;
+ wire LH_O;
+ wire LH_Co;
+ wire M_AB;
+ wire M_AD;
+ wire M_AH;
+ wire M_EF;
+//jump wires
+ wire [4-1:0] J2MID_ABa_BEG;
+ wire [4-1:0] J2MID_CDa_BEG;
+ wire [4-1:0] J2MID_EFa_BEG;
+ wire [4-1:0] J2MID_GHa_BEG;
+ wire [4-1:0] J2MID_ABb_BEG;
+ wire [4-1:0] J2MID_CDb_BEG;
+ wire [4-1:0] J2MID_EFb_BEG;
+ wire [4-1:0] J2MID_GHb_BEG;
+ wire [4-1:0] J2END_AB_BEG;
+ wire [4-1:0] J2END_CD_BEG;
+ wire [4-1:0] J2END_EF_BEG;
+ wire [4-1:0] J2END_GH_BEG;
+ wire [8-1:0] JN2BEG;
+ wire [8-1:0] JE2BEG;
+ wire [8-1:0] JS2BEG;
+ wire [8-1:0] JW2BEG;
+ wire [16-1:0] JOUT;
+ wire [4-1:0] J_l_AB_BEG;
+ wire [4-1:0] J_l_CD_BEG;
+ wire [4-1:0] J_l_EF_BEG;
+ wire [4-1:0] J_l_GH_BEG;
+ wire [1-1:0] J_SR_BEG;
+ wire [1-1:0] J_EN_BEG;
+//internal configuration data signal to daisy-chain all BELs (if any and in the order they are listed in the fabric.csv)
+ wire [NoConfigBits-1:0] ConfigBits;
+ wire [NoConfigBits-1:0] ConfigBits_N;
+
+// Cascading of routing for wires spanning more than one tile
+ wire [FrameBitsPerRow-1:0] FrameData_i;
+ wire [FrameBitsPerRow-1:0] FrameData_O_i;
+ assign FrameData_O_i = FrameData_i;
+
+ my_buf data_inbuf_0 (
+ .A(FrameData[0]),
+ .X(FrameData_i[0])
+ );
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+ my_buf data_inbuf_1 (
+ .A(FrameData[1]),
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+ .A(FrameData[2]),
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+ wire [MaxFramesPerCol-1:0] FrameStrobe_i;
+ wire [MaxFramesPerCol-1:0] FrameStrobe_O_i;
+ assign FrameStrobe_O_i = FrameStrobe_i;
+
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+ .A(FrameStrobe[7]),
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+assign N4END_i[4] = N4END[4];
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+assign NN4BEG[9] = NN4BEG_i[9];
+assign NN4BEG[10] = NN4BEG_i[10];
+assign NN4BEG[11] = NN4BEG_i[11];
+ wire [15:0] EE4END_i;
+ wire [11:0] EE4BEG_i;
+ assign EE4BEG_i[15-4:0] = EE4END_i[15:4];
+
+assign EE4END_i[4] = EE4END[4];
+assign EE4END_i[5] = EE4END[5];
+assign EE4END_i[6] = EE4END[6];
+assign EE4END_i[7] = EE4END[7];
+assign EE4END_i[8] = EE4END[8];
+assign EE4END_i[9] = EE4END[9];
+assign EE4END_i[10] = EE4END[10];
+assign EE4END_i[11] = EE4END[11];
+assign EE4END_i[12] = EE4END[12];
+assign EE4END_i[13] = EE4END[13];
+assign EE4END_i[14] = EE4END[14];
+assign EE4END_i[15] = EE4END[15];
+assign EE4BEG[0] = EE4BEG_i[0];
+assign EE4BEG[1] = EE4BEG_i[1];
+assign EE4BEG[2] = EE4BEG_i[2];
+assign EE4BEG[3] = EE4BEG_i[3];
+assign EE4BEG[4] = EE4BEG_i[4];
+assign EE4BEG[5] = EE4BEG_i[5];
+assign EE4BEG[6] = EE4BEG_i[6];
+assign EE4BEG[7] = EE4BEG_i[7];
+assign EE4BEG[8] = EE4BEG_i[8];
+assign EE4BEG[9] = EE4BEG_i[9];
+assign EE4BEG[10] = EE4BEG_i[10];
+assign EE4BEG[11] = EE4BEG_i[11];
+ wire [11:0] E6END_i;
+ wire [9:0] E6BEG_i;
+ assign E6BEG_i[11-2:0] = E6END_i[11:2];
+
+assign E6END_i[2] = E6END[2];
+assign E6END_i[3] = E6END[3];
+assign E6END_i[4] = E6END[4];
+assign E6END_i[5] = E6END[5];
+assign E6END_i[6] = E6END[6];
+assign E6END_i[7] = E6END[7];
+assign E6END_i[8] = E6END[8];
+assign E6END_i[9] = E6END[9];
+assign E6END_i[10] = E6END[10];
+assign E6END_i[11] = E6END[11];
+assign E6BEG[0] = E6BEG_i[0];
+assign E6BEG[1] = E6BEG_i[1];
+assign E6BEG[2] = E6BEG_i[2];
+assign E6BEG[3] = E6BEG_i[3];
+assign E6BEG[4] = E6BEG_i[4];
+assign E6BEG[5] = E6BEG_i[5];
+assign E6BEG[6] = E6BEG_i[6];
+assign E6BEG[7] = E6BEG_i[7];
+assign E6BEG[8] = E6BEG_i[8];
+assign E6BEG[9] = E6BEG_i[9];
+ wire [15:0] S4END_i;
+ wire [11:0] S4BEG_i;
+ assign S4BEG_i[15-4:0] = S4END_i[15:4];
+
+assign S4END_i[4] = S4END[4];
+assign S4END_i[5] = S4END[5];
+assign S4END_i[6] = S4END[6];
+assign S4END_i[7] = S4END[7];
+assign S4END_i[8] = S4END[8];
+assign S4END_i[9] = S4END[9];
+assign S4END_i[10] = S4END[10];
+assign S4END_i[11] = S4END[11];
+assign S4END_i[12] = S4END[12];
+assign S4END_i[13] = S4END[13];
+assign S4END_i[14] = S4END[14];
+assign S4END_i[15] = S4END[15];
+assign S4BEG[0] = S4BEG_i[0];
+assign S4BEG[1] = S4BEG_i[1];
+assign S4BEG[2] = S4BEG_i[2];
+assign S4BEG[3] = S4BEG_i[3];
+assign S4BEG[4] = S4BEG_i[4];
+assign S4BEG[5] = S4BEG_i[5];
+assign S4BEG[6] = S4BEG_i[6];
+assign S4BEG[7] = S4BEG_i[7];
+assign S4BEG[8] = S4BEG_i[8];
+assign S4BEG[9] = S4BEG_i[9];
+assign S4BEG[10] = S4BEG_i[10];
+assign S4BEG[11] = S4BEG_i[11];
+ wire [15:0] SS4END_i;
+ wire [11:0] SS4BEG_i;
+ assign SS4BEG_i[15-4:0] = SS4END_i[15:4];
+
+assign SS4END_i[4] = SS4END[4];
+assign SS4END_i[5] = SS4END[5];
+assign SS4END_i[6] = SS4END[6];
+assign SS4END_i[7] = SS4END[7];
+assign SS4END_i[8] = SS4END[8];
+assign SS4END_i[9] = SS4END[9];
+assign SS4END_i[10] = SS4END[10];
+assign SS4END_i[11] = SS4END[11];
+assign SS4END_i[12] = SS4END[12];
+assign SS4END_i[13] = SS4END[13];
+assign SS4END_i[14] = SS4END[14];
+assign SS4END_i[15] = SS4END[15];
+assign SS4BEG[0] = SS4BEG_i[0];
+assign SS4BEG[1] = SS4BEG_i[1];
+assign SS4BEG[2] = SS4BEG_i[2];
+assign SS4BEG[3] = SS4BEG_i[3];
+assign SS4BEG[4] = SS4BEG_i[4];
+assign SS4BEG[5] = SS4BEG_i[5];
+assign SS4BEG[6] = SS4BEG_i[6];
+assign SS4BEG[7] = SS4BEG_i[7];
+assign SS4BEG[8] = SS4BEG_i[8];
+assign SS4BEG[9] = SS4BEG_i[9];
+assign SS4BEG[10] = SS4BEG_i[10];
+assign SS4BEG[11] = SS4BEG_i[11];
+ wire [15:0] WW4END_i;
+ wire [11:0] WW4BEG_i;
+ assign WW4BEG_i[15-4:0] = WW4END_i[15:4];
+
+assign WW4END_i[4] = WW4END[4];
+assign WW4END_i[5] = WW4END[5];
+assign WW4END_i[6] = WW4END[6];
+assign WW4END_i[7] = WW4END[7];
+assign WW4END_i[8] = WW4END[8];
+assign WW4END_i[9] = WW4END[9];
+assign WW4END_i[10] = WW4END[10];
+assign WW4END_i[11] = WW4END[11];
+assign WW4END_i[12] = WW4END[12];
+assign WW4END_i[13] = WW4END[13];
+assign WW4END_i[14] = WW4END[14];
+assign WW4END_i[15] = WW4END[15];
+assign WW4BEG[0] = WW4BEG_i[0];
+assign WW4BEG[1] = WW4BEG_i[1];
+assign WW4BEG[2] = WW4BEG_i[2];
+assign WW4BEG[3] = WW4BEG_i[3];
+assign WW4BEG[4] = WW4BEG_i[4];
+assign WW4BEG[5] = WW4BEG_i[5];
+assign WW4BEG[6] = WW4BEG_i[6];
+assign WW4BEG[7] = WW4BEG_i[7];
+assign WW4BEG[8] = WW4BEG_i[8];
+assign WW4BEG[9] = WW4BEG_i[9];
+assign WW4BEG[10] = WW4BEG_i[10];
+assign WW4BEG[11] = WW4BEG_i[11];
+ wire [11:0] W6END_i;
+ wire [9:0] W6BEG_i;
+ assign W6BEG_i[11-2:0] = W6END_i[11:2];
+
+assign W6END_i[2] = W6END[2];
+assign W6END_i[3] = W6END[3];
+assign W6END_i[4] = W6END[4];
+assign W6END_i[5] = W6END[5];
+assign W6END_i[6] = W6END[6];
+assign W6END_i[7] = W6END[7];
+assign W6END_i[8] = W6END[8];
+assign W6END_i[9] = W6END[9];
+assign W6END_i[10] = W6END[10];
+assign W6END_i[11] = W6END[11];
+assign W6BEG[0] = W6BEG_i[0];
+assign W6BEG[1] = W6BEG_i[1];
+assign W6BEG[2] = W6BEG_i[2];
+assign W6BEG[3] = W6BEG_i[3];
+assign W6BEG[4] = W6BEG_i[4];
+assign W6BEG[5] = W6BEG_i[5];
+assign W6BEG[6] = W6BEG_i[6];
+assign W6BEG[7] = W6BEG_i[7];
+assign W6BEG[8] = W6BEG_i[8];
+assign W6BEG[9] = W6BEG_i[9];
+ clk_buf inst_clk_buf(.A(UserCLK), .X(UserCLKo));
+ clk_buf inst_oe_pass_buf(.A(OutputEnable), .X(OutputEnable_O));
+ oe_drv_buf inst_oe_drv_buf(.A(OutputEnable), .X(OutputEnable_buf));
+
+// configuration storage latches
+ LUT4AB_ConfigMem Inst_LUT4AB_ConfigMem (
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe),
+ .ConfigBits(ConfigBits),
+ .ConfigBits_N(ConfigBits_N)
+ );
+
+//BEL component instantiations
+ LUT4c_frame_config Inst_LA_LUT4c_frame_config (
+ .I0(LA_I0),
+ .I1(LA_I1),
+ .I2(LA_I2),
+ .I3(LA_I3),
+ .Ci(LA_Ci),
+ .SR(LA_SR),
+ .EN(LA_EN),
+ .O(LA_O),
+ .Co(LA_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[19-1:0])
+ );
+
+ LUT4c_frame_config Inst_LB_LUT4c_frame_config (
+ .I0(LB_I0),
+ .I1(LB_I1),
+ .I2(LB_I2),
+ .I3(LB_I3),
+ .Ci(LB_Ci),
+ .SR(LB_SR),
+ .EN(LB_EN),
+ .O(LB_O),
+ .Co(LB_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[38-1:19])
+ );
+
+ LUT4c_frame_config Inst_LC_LUT4c_frame_config (
+ .I0(LC_I0),
+ .I1(LC_I1),
+ .I2(LC_I2),
+ .I3(LC_I3),
+ .Ci(LC_Ci),
+ .SR(LC_SR),
+ .EN(LC_EN),
+ .O(LC_O),
+ .Co(LC_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[57-1:38])
+ );
+
+ LUT4c_frame_config Inst_LD_LUT4c_frame_config (
+ .I0(LD_I0),
+ .I1(LD_I1),
+ .I2(LD_I2),
+ .I3(LD_I3),
+ .Ci(LD_Ci),
+ .SR(LD_SR),
+ .EN(LD_EN),
+ .O(LD_O),
+ .Co(LD_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[76-1:57])
+ );
+
+ LUT4c_frame_config Inst_LE_LUT4c_frame_config (
+ .I0(LE_I0),
+ .I1(LE_I1),
+ .I2(LE_I2),
+ .I3(LE_I3),
+ .Ci(LE_Ci),
+ .SR(LE_SR),
+ .EN(LE_EN),
+ .O(LE_O),
+ .Co(LE_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[95-1:76])
+ );
+
+ LUT4c_frame_config Inst_LF_LUT4c_frame_config (
+ .I0(LF_I0),
+ .I1(LF_I1),
+ .I2(LF_I2),
+ .I3(LF_I3),
+ .Ci(LF_Ci),
+ .SR(LF_SR),
+ .EN(LF_EN),
+ .O(LF_O),
+ .Co(LF_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[114-1:95])
+ );
+
+ LUT4c_frame_config Inst_LG_LUT4c_frame_config (
+ .I0(LG_I0),
+ .I1(LG_I1),
+ .I2(LG_I2),
+ .I3(LG_I3),
+ .Ci(LG_Ci),
+ .SR(LG_SR),
+ .EN(LG_EN),
+ .O(LG_O),
+ .Co(LG_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[133-1:114])
+ );
+
+ LUT4c_frame_config Inst_LH_LUT4c_frame_config (
+ .I0(LH_I0),
+ .I1(LH_I1),
+ .I2(LH_I2),
+ .I3(LH_I3),
+ .Ci(LH_Ci),
+ .SR(LH_SR),
+ .EN(LH_EN),
+ .O(LH_O),
+ .Co(LH_Co),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .UserCLK(UserCLK),
+ .ConfigBits(ConfigBits[152-1:133])
+ );
+
+ MUX8LUT_frame_config Inst_MUX8LUT_frame_config (
+ .A(A),
+ .B(B),
+ .C(C),
+ .D(D),
+ .E(E),
+ .F(F),
+ .G(G),
+ .H(H),
+ .S0(S0),
+ .S1(S1),
+ .S2(S2),
+ .S3(S3),
+ .M_AB(M_AB),
+ .M_AD(M_AD),
+ .M_AH(M_AH),
+ .M_EF(M_EF),
+ .ConfigBits(ConfigBits[154-1:152])
+ );
+
+
+//switch matrix component instantiation
+ LUT4AB_switch_matrix Inst_LUT4AB_switch_matrix (
+ .N1END0(N1END[0]),
+ .N1END1(N1END[1]),
+ .N1END2(N1END[2]),
+ .N1END3(N1END[3]),
+ .N2MID0(N2MID[0]),
+ .N2MID1(N2MID[1]),
+ .N2MID2(N2MID[2]),
+ .N2MID3(N2MID[3]),
+ .N2MID4(N2MID[4]),
+ .N2MID5(N2MID[5]),
+ .N2MID6(N2MID[6]),
+ .N2MID7(N2MID[7]),
+ .N2END0(N2END[0]),
+ .N2END1(N2END[1]),
+ .N2END2(N2END[2]),
+ .N2END3(N2END[3]),
+ .N2END4(N2END[4]),
+ .N2END5(N2END[5]),
+ .N2END6(N2END[6]),
+ .N2END7(N2END[7]),
+ .N4END0(N4END[0]),
+ .N4END1(N4END[1]),
+ .N4END2(N4END[2]),
+ .N4END3(N4END[3]),
+ .NN4END0(NN4END[0]),
+ .NN4END1(NN4END[1]),
+ .NN4END2(NN4END[2]),
+ .NN4END3(NN4END[3]),
+ .Ci0(Ci[0]),
+ .E1END0(E1END[0]),
+ .E1END1(E1END[1]),
+ .E1END2(E1END[2]),
+ .E1END3(E1END[3]),
+ .E2MID0(E2MID[0]),
+ .E2MID1(E2MID[1]),
+ .E2MID2(E2MID[2]),
+ .E2MID3(E2MID[3]),
+ .E2MID4(E2MID[4]),
+ .E2MID5(E2MID[5]),
+ .E2MID6(E2MID[6]),
+ .E2MID7(E2MID[7]),
+ .E2END0(E2END[0]),
+ .E2END1(E2END[1]),
+ .E2END2(E2END[2]),
+ .E2END3(E2END[3]),
+ .E2END4(E2END[4]),
+ .E2END5(E2END[5]),
+ .E2END6(E2END[6]),
+ .E2END7(E2END[7]),
+ .EE4END0(EE4END[0]),
+ .EE4END1(EE4END[1]),
+ .EE4END2(EE4END[2]),
+ .EE4END3(EE4END[3]),
+ .E6END0(E6END[0]),
+ .E6END1(E6END[1]),
+ .S1END0(S1END[0]),
+ .S1END1(S1END[1]),
+ .S1END2(S1END[2]),
+ .S1END3(S1END[3]),
+ .S2MID0(S2MID[0]),
+ .S2MID1(S2MID[1]),
+ .S2MID2(S2MID[2]),
+ .S2MID3(S2MID[3]),
+ .S2MID4(S2MID[4]),
+ .S2MID5(S2MID[5]),
+ .S2MID6(S2MID[6]),
+ .S2MID7(S2MID[7]),
+ .S2END0(S2END[0]),
+ .S2END1(S2END[1]),
+ .S2END2(S2END[2]),
+ .S2END3(S2END[3]),
+ .S2END4(S2END[4]),
+ .S2END5(S2END[5]),
+ .S2END6(S2END[6]),
+ .S2END7(S2END[7]),
+ .S4END0(S4END[0]),
+ .S4END1(S4END[1]),
+ .S4END2(S4END[2]),
+ .S4END3(S4END[3]),
+ .SS4END0(SS4END[0]),
+ .SS4END1(SS4END[1]),
+ .SS4END2(SS4END[2]),
+ .SS4END3(SS4END[3]),
+ .W1END0(W1END[0]),
+ .W1END1(W1END[1]),
+ .W1END2(W1END[2]),
+ .W1END3(W1END[3]),
+ .W2MID0(W2MID[0]),
+ .W2MID1(W2MID[1]),
+ .W2MID2(W2MID[2]),
+ .W2MID3(W2MID[3]),
+ .W2MID4(W2MID[4]),
+ .W2MID5(W2MID[5]),
+ .W2MID6(W2MID[6]),
+ .W2MID7(W2MID[7]),
+ .W2END0(W2END[0]),
+ .W2END1(W2END[1]),
+ .W2END2(W2END[2]),
+ .W2END3(W2END[3]),
+ .W2END4(W2END[4]),
+ .W2END5(W2END[5]),
+ .W2END6(W2END[6]),
+ .W2END7(W2END[7]),
+ .WW4END0(WW4END[0]),
+ .WW4END1(WW4END[1]),
+ .WW4END2(WW4END[2]),
+ .WW4END3(WW4END[3]),
+ .W6END0(W6END[0]),
+ .W6END1(W6END[1]),
+ .LA_O(LA_O),
+ .LA_Co(LA_Co),
+ .LB_O(LB_O),
+ .LB_Co(LB_Co),
+ .LC_O(LC_O),
+ .LC_Co(LC_Co),
+ .LD_O(LD_O),
+ .LD_Co(LD_Co),
+ .LE_O(LE_O),
+ .LE_Co(LE_Co),
+ .LF_O(LF_O),
+ .LF_Co(LF_Co),
+ .LG_O(LG_O),
+ .LG_Co(LG_Co),
+ .LH_O(LH_O),
+ .LH_Co(LH_Co),
+ .M_AB(M_AB),
+ .M_AD(M_AD),
+ .M_AH(M_AH),
+ .M_EF(M_EF),
+ .J2MID_ABa_END0(J2MID_ABa_BEG[0]),
+ .J2MID_ABa_END1(J2MID_ABa_BEG[1]),
+ .J2MID_ABa_END2(J2MID_ABa_BEG[2]),
+ .J2MID_ABa_END3(J2MID_ABa_BEG[3]),
+ .J2MID_CDa_END0(J2MID_CDa_BEG[0]),
+ .J2MID_CDa_END1(J2MID_CDa_BEG[1]),
+ .J2MID_CDa_END2(J2MID_CDa_BEG[2]),
+ .J2MID_CDa_END3(J2MID_CDa_BEG[3]),
+ .J2MID_EFa_END0(J2MID_EFa_BEG[0]),
+ .J2MID_EFa_END1(J2MID_EFa_BEG[1]),
+ .J2MID_EFa_END2(J2MID_EFa_BEG[2]),
+ .J2MID_EFa_END3(J2MID_EFa_BEG[3]),
+ .J2MID_GHa_END0(J2MID_GHa_BEG[0]),
+ .J2MID_GHa_END1(J2MID_GHa_BEG[1]),
+ .J2MID_GHa_END2(J2MID_GHa_BEG[2]),
+ .J2MID_GHa_END3(J2MID_GHa_BEG[3]),
+ .J2MID_ABb_END0(J2MID_ABb_BEG[0]),
+ .J2MID_ABb_END1(J2MID_ABb_BEG[1]),
+ .J2MID_ABb_END2(J2MID_ABb_BEG[2]),
+ .J2MID_ABb_END3(J2MID_ABb_BEG[3]),
+ .J2MID_CDb_END0(J2MID_CDb_BEG[0]),
+ .J2MID_CDb_END1(J2MID_CDb_BEG[1]),
+ .J2MID_CDb_END2(J2MID_CDb_BEG[2]),
+ .J2MID_CDb_END3(J2MID_CDb_BEG[3]),
+ .J2MID_EFb_END0(J2MID_EFb_BEG[0]),
+ .J2MID_EFb_END1(J2MID_EFb_BEG[1]),
+ .J2MID_EFb_END2(J2MID_EFb_BEG[2]),
+ .J2MID_EFb_END3(J2MID_EFb_BEG[3]),
+ .J2MID_GHb_END0(J2MID_GHb_BEG[0]),
+ .J2MID_GHb_END1(J2MID_GHb_BEG[1]),
+ .J2MID_GHb_END2(J2MID_GHb_BEG[2]),
+ .J2MID_GHb_END3(J2MID_GHb_BEG[3]),
+ .J2END_AB_END0(J2END_AB_BEG[0]),
+ .J2END_AB_END1(J2END_AB_BEG[1]),
+ .J2END_AB_END2(J2END_AB_BEG[2]),
+ .J2END_AB_END3(J2END_AB_BEG[3]),
+ .J2END_CD_END0(J2END_CD_BEG[0]),
+ .J2END_CD_END1(J2END_CD_BEG[1]),
+ .J2END_CD_END2(J2END_CD_BEG[2]),
+ .J2END_CD_END3(J2END_CD_BEG[3]),
+ .J2END_EF_END0(J2END_EF_BEG[0]),
+ .J2END_EF_END1(J2END_EF_BEG[1]),
+ .J2END_EF_END2(J2END_EF_BEG[2]),
+ .J2END_EF_END3(J2END_EF_BEG[3]),
+ .J2END_GH_END0(J2END_GH_BEG[0]),
+ .J2END_GH_END1(J2END_GH_BEG[1]),
+ .J2END_GH_END2(J2END_GH_BEG[2]),
+ .J2END_GH_END3(J2END_GH_BEG[3]),
+ .JN2END0(JN2BEG[0]),
+ .JN2END1(JN2BEG[1]),
+ .JN2END2(JN2BEG[2]),
+ .JN2END3(JN2BEG[3]),
+ .JN2END4(JN2BEG[4]),
+ .JN2END5(JN2BEG[5]),
+ .JN2END6(JN2BEG[6]),
+ .JN2END7(JN2BEG[7]),
+ .JE2END0(JE2BEG[0]),
+ .JE2END1(JE2BEG[1]),
+ .JE2END2(JE2BEG[2]),
+ .JE2END3(JE2BEG[3]),
+ .JE2END4(JE2BEG[4]),
+ .JE2END5(JE2BEG[5]),
+ .JE2END6(JE2BEG[6]),
+ .JE2END7(JE2BEG[7]),
+ .JS2END0(JS2BEG[0]),
+ .JS2END1(JS2BEG[1]),
+ .JS2END2(JS2BEG[2]),
+ .JS2END3(JS2BEG[3]),
+ .JS2END4(JS2BEG[4]),
+ .JS2END5(JS2BEG[5]),
+ .JS2END6(JS2BEG[6]),
+ .JS2END7(JS2BEG[7]),
+ .JW2END0(JW2BEG[0]),
+ .JW2END1(JW2BEG[1]),
+ .JW2END2(JW2BEG[2]),
+ .JW2END3(JW2BEG[3]),
+ .JW2END4(JW2BEG[4]),
+ .JW2END5(JW2BEG[5]),
+ .JW2END6(JW2BEG[6]),
+ .JW2END7(JW2BEG[7]),
+ .JIN0(JOUT[0]),
+ .JIN1(JOUT[1]),
+ .JIN2(JOUT[2]),
+ .JIN3(JOUT[3]),
+ .JIN4(JOUT[4]),
+ .JIN5(JOUT[5]),
+ .JIN6(JOUT[6]),
+ .JIN7(JOUT[7]),
+ .JIN8(JOUT[8]),
+ .JIN9(JOUT[9]),
+ .JIN10(JOUT[10]),
+ .JIN11(JOUT[11]),
+ .JIN12(JOUT[12]),
+ .JIN13(JOUT[13]),
+ .JIN14(JOUT[14]),
+ .JIN15(JOUT[15]),
+ .J_l_AB_END0(J_l_AB_BEG[0]),
+ .J_l_AB_END1(J_l_AB_BEG[1]),
+ .J_l_AB_END2(J_l_AB_BEG[2]),
+ .J_l_AB_END3(J_l_AB_BEG[3]),
+ .J_l_CD_END0(J_l_CD_BEG[0]),
+ .J_l_CD_END1(J_l_CD_BEG[1]),
+ .J_l_CD_END2(J_l_CD_BEG[2]),
+ .J_l_CD_END3(J_l_CD_BEG[3]),
+ .J_l_EF_END0(J_l_EF_BEG[0]),
+ .J_l_EF_END1(J_l_EF_BEG[1]),
+ .J_l_EF_END2(J_l_EF_BEG[2]),
+ .J_l_EF_END3(J_l_EF_BEG[3]),
+ .J_l_GH_END0(J_l_GH_BEG[0]),
+ .J_l_GH_END1(J_l_GH_BEG[1]),
+ .J_l_GH_END2(J_l_GH_BEG[2]),
+ .J_l_GH_END3(J_l_GH_BEG[3]),
+ .J_SR_END0(J_SR_BEG[0]),
+ .J_EN_END0(J_EN_BEG[0]),
+ .N1BEG0(N1BEG[0]),
+ .N1BEG1(N1BEG[1]),
+ .N1BEG2(N1BEG[2]),
+ .N1BEG3(N1BEG[3]),
+ .N2BEG0(N2BEG[0]),
+ .N2BEG1(N2BEG[1]),
+ .N2BEG2(N2BEG[2]),
+ .N2BEG3(N2BEG[3]),
+ .N2BEG4(N2BEG[4]),
+ .N2BEG5(N2BEG[5]),
+ .N2BEG6(N2BEG[6]),
+ .N2BEG7(N2BEG[7]),
+ .N2BEGb0(N2BEGb[0]),
+ .N2BEGb1(N2BEGb[1]),
+ .N2BEGb2(N2BEGb[2]),
+ .N2BEGb3(N2BEGb[3]),
+ .N2BEGb4(N2BEGb[4]),
+ .N2BEGb5(N2BEGb[5]),
+ .N2BEGb6(N2BEGb[6]),
+ .N2BEGb7(N2BEGb[7]),
+ .N4BEG0(N4BEG[12]),
+ .N4BEG1(N4BEG[13]),
+ .N4BEG2(N4BEG[14]),
+ .N4BEG3(N4BEG[15]),
+ .NN4BEG0(NN4BEG[12]),
+ .NN4BEG1(NN4BEG[13]),
+ .NN4BEG2(NN4BEG[14]),
+ .NN4BEG3(NN4BEG[15]),
+ .Co0(Co[0]),
+ .E1BEG0(E1BEG[0]),
+ .E1BEG1(E1BEG[1]),
+ .E1BEG2(E1BEG[2]),
+ .E1BEG3(E1BEG[3]),
+ .E2BEG0(E2BEG[0]),
+ .E2BEG1(E2BEG[1]),
+ .E2BEG2(E2BEG[2]),
+ .E2BEG3(E2BEG[3]),
+ .E2BEG4(E2BEG[4]),
+ .E2BEG5(E2BEG[5]),
+ .E2BEG6(E2BEG[6]),
+ .E2BEG7(E2BEG[7]),
+ .E2BEGb0(E2BEGb[0]),
+ .E2BEGb1(E2BEGb[1]),
+ .E2BEGb2(E2BEGb[2]),
+ .E2BEGb3(E2BEGb[3]),
+ .E2BEGb4(E2BEGb[4]),
+ .E2BEGb5(E2BEGb[5]),
+ .E2BEGb6(E2BEGb[6]),
+ .E2BEGb7(E2BEGb[7]),
+ .EE4BEG0(EE4BEG[12]),
+ .EE4BEG1(EE4BEG[13]),
+ .EE4BEG2(EE4BEG[14]),
+ .EE4BEG3(EE4BEG[15]),
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+ .S1BEG0(S1BEG[0]),
+ .S1BEG1(S1BEG[1]),
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+ .S2BEG5(S2BEG[5]),
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+ .S2BEGb0(S2BEGb[0]),
+ .S2BEGb1(S2BEGb[1]),
+ .S2BEGb2(S2BEGb[2]),
+ .S2BEGb3(S2BEGb[3]),
+ .S2BEGb4(S2BEGb[4]),
+ .S2BEGb5(S2BEGb[5]),
+ .S2BEGb6(S2BEGb[6]),
+ .S2BEGb7(S2BEGb[7]),
+ .S4BEG0(S4BEG[12]),
+ .S4BEG1(S4BEG[13]),
+ .S4BEG2(S4BEG[14]),
+ .S4BEG3(S4BEG[15]),
+ .SS4BEG0(SS4BEG[12]),
+ .SS4BEG1(SS4BEG[13]),
+ .SS4BEG2(SS4BEG[14]),
+ .SS4BEG3(SS4BEG[15]),
+ .W1BEG0(W1BEG[0]),
+ .W1BEG1(W1BEG[1]),
+ .W1BEG2(W1BEG[2]),
+ .W1BEG3(W1BEG[3]),
+ .W2BEG0(W2BEG[0]),
+ .W2BEG1(W2BEG[1]),
+ .W2BEG2(W2BEG[2]),
+ .W2BEG3(W2BEG[3]),
+ .W2BEG4(W2BEG[4]),
+ .W2BEG5(W2BEG[5]),
+ .W2BEG6(W2BEG[6]),
+ .W2BEG7(W2BEG[7]),
+ .W2BEGb0(W2BEGb[0]),
+ .W2BEGb1(W2BEGb[1]),
+ .W2BEGb2(W2BEGb[2]),
+ .W2BEGb3(W2BEGb[3]),
+ .W2BEGb4(W2BEGb[4]),
+ .W2BEGb5(W2BEGb[5]),
+ .W2BEGb6(W2BEGb[6]),
+ .W2BEGb7(W2BEGb[7]),
+ .WW4BEG0(WW4BEG[12]),
+ .WW4BEG1(WW4BEG[13]),
+ .WW4BEG2(WW4BEG[14]),
+ .WW4BEG3(WW4BEG[15]),
+ .W6BEG0(W6BEG[10]),
+ .W6BEG1(W6BEG[11]),
+ .LA_I0(LA_I0),
+ .LA_I1(LA_I1),
+ .LA_I2(LA_I2),
+ .LA_I3(LA_I3),
+ .LA_Ci(LA_Ci),
+ .LA_SR(LA_SR),
+ .LA_EN(LA_EN),
+ .LB_I0(LB_I0),
+ .LB_I1(LB_I1),
+ .LB_I2(LB_I2),
+ .LB_I3(LB_I3),
+ .LB_Ci(LB_Ci),
+ .LB_SR(LB_SR),
+ .LB_EN(LB_EN),
+ .LC_I0(LC_I0),
+ .LC_I1(LC_I1),
+ .LC_I2(LC_I2),
+ .LC_I3(LC_I3),
+ .LC_Ci(LC_Ci),
+ .LC_SR(LC_SR),
+ .LC_EN(LC_EN),
+ .LD_I0(LD_I0),
+ .LD_I1(LD_I1),
+ .LD_I2(LD_I2),
+ .LD_I3(LD_I3),
+ .LD_Ci(LD_Ci),
+ .LD_SR(LD_SR),
+ .LD_EN(LD_EN),
+ .LE_I0(LE_I0),
+ .LE_I1(LE_I1),
+ .LE_I2(LE_I2),
+ .LE_I3(LE_I3),
+ .LE_Ci(LE_Ci),
+ .LE_SR(LE_SR),
+ .LE_EN(LE_EN),
+ .LF_I0(LF_I0),
+ .LF_I1(LF_I1),
+ .LF_I2(LF_I2),
+ .LF_I3(LF_I3),
+ .LF_Ci(LF_Ci),
+ .LF_SR(LF_SR),
+ .LF_EN(LF_EN),
+ .LG_I0(LG_I0),
+ .LG_I1(LG_I1),
+ .LG_I2(LG_I2),
+ .LG_I3(LG_I3),
+ .LG_Ci(LG_Ci),
+ .LG_SR(LG_SR),
+ .LG_EN(LG_EN),
+ .LH_I0(LH_I0),
+ .LH_I1(LH_I1),
+ .LH_I2(LH_I2),
+ .LH_I3(LH_I3),
+ .LH_Ci(LH_Ci),
+ .LH_SR(LH_SR),
+ .LH_EN(LH_EN),
+ .A(A),
+ .B(B),
+ .C(C),
+ .D(D),
+ .E(E),
+ .F(F),
+ .G(G),
+ .H(H),
+ .S0(S0),
+ .S1(S1),
+ .S2(S2),
+ .S3(S3),
+ .J2MID_ABa_BEG0(J2MID_ABa_BEG[0]),
+ .J2MID_ABa_BEG1(J2MID_ABa_BEG[1]),
+ .J2MID_ABa_BEG2(J2MID_ABa_BEG[2]),
+ .J2MID_ABa_BEG3(J2MID_ABa_BEG[3]),
+ .J2MID_CDa_BEG0(J2MID_CDa_BEG[0]),
+ .J2MID_CDa_BEG1(J2MID_CDa_BEG[1]),
+ .J2MID_CDa_BEG2(J2MID_CDa_BEG[2]),
+ .J2MID_CDa_BEG3(J2MID_CDa_BEG[3]),
+ .J2MID_EFa_BEG0(J2MID_EFa_BEG[0]),
+ .J2MID_EFa_BEG1(J2MID_EFa_BEG[1]),
+ .J2MID_EFa_BEG2(J2MID_EFa_BEG[2]),
+ .J2MID_EFa_BEG3(J2MID_EFa_BEG[3]),
+ .J2MID_GHa_BEG0(J2MID_GHa_BEG[0]),
+ .J2MID_GHa_BEG1(J2MID_GHa_BEG[1]),
+ .J2MID_GHa_BEG2(J2MID_GHa_BEG[2]),
+ .J2MID_GHa_BEG3(J2MID_GHa_BEG[3]),
+ .J2MID_ABb_BEG0(J2MID_ABb_BEG[0]),
+ .J2MID_ABb_BEG1(J2MID_ABb_BEG[1]),
+ .J2MID_ABb_BEG2(J2MID_ABb_BEG[2]),
+ .J2MID_ABb_BEG3(J2MID_ABb_BEG[3]),
+ .J2MID_CDb_BEG0(J2MID_CDb_BEG[0]),
+ .J2MID_CDb_BEG1(J2MID_CDb_BEG[1]),
+ .J2MID_CDb_BEG2(J2MID_CDb_BEG[2]),
+ .J2MID_CDb_BEG3(J2MID_CDb_BEG[3]),
+ .J2MID_EFb_BEG0(J2MID_EFb_BEG[0]),
+ .J2MID_EFb_BEG1(J2MID_EFb_BEG[1]),
+ .J2MID_EFb_BEG2(J2MID_EFb_BEG[2]),
+ .J2MID_EFb_BEG3(J2MID_EFb_BEG[3]),
+ .J2MID_GHb_BEG0(J2MID_GHb_BEG[0]),
+ .J2MID_GHb_BEG1(J2MID_GHb_BEG[1]),
+ .J2MID_GHb_BEG2(J2MID_GHb_BEG[2]),
+ .J2MID_GHb_BEG3(J2MID_GHb_BEG[3]),
+ .J2END_AB_BEG0(J2END_AB_BEG[0]),
+ .J2END_AB_BEG1(J2END_AB_BEG[1]),
+ .J2END_AB_BEG2(J2END_AB_BEG[2]),
+ .J2END_AB_BEG3(J2END_AB_BEG[3]),
+ .J2END_CD_BEG0(J2END_CD_BEG[0]),
+ .J2END_CD_BEG1(J2END_CD_BEG[1]),
+ .J2END_CD_BEG2(J2END_CD_BEG[2]),
+ .J2END_CD_BEG3(J2END_CD_BEG[3]),
+ .J2END_EF_BEG0(J2END_EF_BEG[0]),
+ .J2END_EF_BEG1(J2END_EF_BEG[1]),
+ .J2END_EF_BEG2(J2END_EF_BEG[2]),
+ .J2END_EF_BEG3(J2END_EF_BEG[3]),
+ .J2END_GH_BEG0(J2END_GH_BEG[0]),
+ .J2END_GH_BEG1(J2END_GH_BEG[1]),
+ .J2END_GH_BEG2(J2END_GH_BEG[2]),
+ .J2END_GH_BEG3(J2END_GH_BEG[3]),
+ .JN2BEG0(JN2BEG[0]),
+ .JN2BEG1(JN2BEG[1]),
+ .JN2BEG2(JN2BEG[2]),
+ .JN2BEG3(JN2BEG[3]),
+ .JN2BEG4(JN2BEG[4]),
+ .JN2BEG5(JN2BEG[5]),
+ .JN2BEG6(JN2BEG[6]),
+ .JN2BEG7(JN2BEG[7]),
+ .JE2BEG0(JE2BEG[0]),
+ .JE2BEG1(JE2BEG[1]),
+ .JE2BEG2(JE2BEG[2]),
+ .JE2BEG3(JE2BEG[3]),
+ .JE2BEG4(JE2BEG[4]),
+ .JE2BEG5(JE2BEG[5]),
+ .JE2BEG6(JE2BEG[6]),
+ .JE2BEG7(JE2BEG[7]),
+ .JS2BEG0(JS2BEG[0]),
+ .JS2BEG1(JS2BEG[1]),
+ .JS2BEG2(JS2BEG[2]),
+ .JS2BEG3(JS2BEG[3]),
+ .JS2BEG4(JS2BEG[4]),
+ .JS2BEG5(JS2BEG[5]),
+ .JS2BEG6(JS2BEG[6]),
+ .JS2BEG7(JS2BEG[7]),
+ .JW2BEG0(JW2BEG[0]),
+ .JW2BEG1(JW2BEG[1]),
+ .JW2BEG2(JW2BEG[2]),
+ .JW2BEG3(JW2BEG[3]),
+ .JW2BEG4(JW2BEG[4]),
+ .JW2BEG5(JW2BEG[5]),
+ .JW2BEG6(JW2BEG[6]),
+ .JW2BEG7(JW2BEG[7]),
+ .JOUT0(JOUT[0]),
+ .JOUT1(JOUT[1]),
+ .JOUT2(JOUT[2]),
+ .JOUT3(JOUT[3]),
+ .JOUT4(JOUT[4]),
+ .JOUT5(JOUT[5]),
+ .JOUT6(JOUT[6]),
+ .JOUT7(JOUT[7]),
+ .JOUT8(JOUT[8]),
+ .JOUT9(JOUT[9]),
+ .JOUT10(JOUT[10]),
+ .JOUT11(JOUT[11]),
+ .JOUT12(JOUT[12]),
+ .JOUT13(JOUT[13]),
+ .JOUT14(JOUT[14]),
+ .JOUT15(JOUT[15]),
+ .J_l_AB_BEG0(J_l_AB_BEG[0]),
+ .J_l_AB_BEG1(J_l_AB_BEG[1]),
+ .J_l_AB_BEG2(J_l_AB_BEG[2]),
+ .J_l_AB_BEG3(J_l_AB_BEG[3]),
+ .J_l_CD_BEG0(J_l_CD_BEG[0]),
+ .J_l_CD_BEG1(J_l_CD_BEG[1]),
+ .J_l_CD_BEG2(J_l_CD_BEG[2]),
+ .J_l_CD_BEG3(J_l_CD_BEG[3]),
+ .J_l_EF_BEG0(J_l_EF_BEG[0]),
+ .J_l_EF_BEG1(J_l_EF_BEG[1]),
+ .J_l_EF_BEG2(J_l_EF_BEG[2]),
+ .J_l_EF_BEG3(J_l_EF_BEG[3]),
+ .J_l_GH_BEG0(J_l_GH_BEG[0]),
+ .J_l_GH_BEG1(J_l_GH_BEG[1]),
+ .J_l_GH_BEG2(J_l_GH_BEG[2]),
+ .J_l_GH_BEG3(J_l_GH_BEG[3]),
+ .J_SR_BEG0(J_SR_BEG[0]),
+ .J_EN_BEG0(J_EN_BEG[0]),
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe[34:5]),
+ .OutputEnable(OutputEnable_buf)
+ );
+
+endmodule
diff --git a/openlane/user_project_wrapper/macros/verilog/N_term_single_tile.v b/openlane/user_project_wrapper/macros/verilog/N_term_single_tile.v
new file mode 100644
index 0000000..7eea348
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/verilog/N_term_single_tile.v
@@ -0,0 +1,513 @@
+module N_term_single (S1BEG, S2BEG, S2BEGb, S4BEG, SS4BEG, N1END, N2MID, N2END, N4END, NN4END, Ci, UserCLK, UserCLKo, OutputEnable, OutputEnable_O, FrameStrobe, FrameStrobe_O);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 0;
+ // NORTH
+ // EAST
+ // SOUTH
+ output [3:0] S1BEG; //wires:4 X_offset:0 Y_offset:1 source_name:S1BEG destination_name:NULL
+ output [7:0] S2BEG; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEG destination_name:NULL
+ output [7:0] S2BEGb; //wires:8 X_offset:0 Y_offset:1 source_name:S2BEGb destination_name:NULL
+ output [15:0] S4BEG; //wires:4 X_offset:0 Y_offset:4 source_name:S4BEG destination_name:NULL
+ output [15:0] SS4BEG; //wires:4 X_offset:0 Y_offset:4 source_name:SS4BEG destination_name:NULL
+ input [3:0] N1END; //wires:4 X_offset:0 Y_offset:-1 source_name:NULL destination_name:N1END
+ input [7:0] N2MID; //wires:8 X_offset:0 Y_offset:-1 source_name:NULL destination_name:N2MID
+ input [7:0] N2END; //wires:8 X_offset:0 Y_offset:-1 source_name:NULL destination_name:N2END
+ input [15:0] N4END; //wires:4 X_offset:0 Y_offset:-4 source_name:NULL destination_name:N4END
+ input [15:0] NN4END; //wires:4 X_offset:0 Y_offset:-4 source_name:NULL destination_name:NN4END
+ input [0:0] Ci; //wires:1 X_offset:0 Y_offset:-1 source_name:NULL destination_name:Ci
+ // WEST
+ input UserCLK;
+ output UserCLKo;
+ input OutputEnable;
+ output OutputEnable_O;
+ input [MaxFramesPerCol-1:0] FrameStrobe; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [MaxFramesPerCol-1:0] FrameStrobe_O;
+ //global
+
+
+//signal declarations
+//BEL ports (e.g., slices)
+//jump wires
+//internal configuration data signal to daisy-chain all BELs (if any and in the order they are listed in the fabric.csv)
+ wire [MaxFramesPerCol-1:0] FrameStrobe_i;
+ wire [MaxFramesPerCol-1:0] FrameStrobe_O_i;
+ assign FrameStrobe_O_i = FrameStrobe_i;
+
+ my_buf strobe_inbuf_0 (
+ .A(FrameStrobe[0]),
+ .X(FrameStrobe_i[0])
+ )
+;
+ my_buf strobe_inbuf_1 (
+ .A(FrameStrobe[1]),
+ .X(FrameStrobe_i[1])
+ )
+;
+ my_buf strobe_inbuf_2 (
+ .A(FrameStrobe[2]),
+ .X(FrameStrobe_i[2])
+ )
+;
+ my_buf strobe_inbuf_3 (
+ .A(FrameStrobe[3]),
+ .X(FrameStrobe_i[3])
+ )
+;
+ my_buf strobe_inbuf_4 (
+ .A(FrameStrobe[4]),
+ .X(FrameStrobe_i[4])
+ )
+;
+ my_buf strobe_inbuf_5 (
+ .A(FrameStrobe[5]),
+ .X(FrameStrobe_i[5])
+ )
+;
+ my_buf strobe_inbuf_6 (
+ .A(FrameStrobe[6]),
+ .X(FrameStrobe_i[6])
+ )
+;
+ my_buf strobe_inbuf_7 (
+ .A(FrameStrobe[7]),
+ .X(FrameStrobe_i[7])
+ )
+;
+ my_buf strobe_inbuf_8 (
+ .A(FrameStrobe[8]),
+ .X(FrameStrobe_i[8])
+ )
+;
+ my_buf strobe_inbuf_9 (
+ .A(FrameStrobe[9]),
+ .X(FrameStrobe_i[9])
+ )
+;
+ my_buf strobe_inbuf_10 (
+ .A(FrameStrobe[10]),
+ .X(FrameStrobe_i[10])
+ )
+;
+ my_buf strobe_inbuf_11 (
+ .A(FrameStrobe[11]),
+ .X(FrameStrobe_i[11])
+ )
+;
+ my_buf strobe_inbuf_12 (
+ .A(FrameStrobe[12]),
+ .X(FrameStrobe_i[12])
+ )
+;
+ my_buf strobe_inbuf_13 (
+ .A(FrameStrobe[13]),
+ .X(FrameStrobe_i[13])
+ )
+;
+ my_buf strobe_inbuf_14 (
+ .A(FrameStrobe[14]),
+ .X(FrameStrobe_i[14])
+ )
+;
+ my_buf strobe_inbuf_15 (
+ .A(FrameStrobe[15]),
+ .X(FrameStrobe_i[15])
+ )
+;
+ my_buf strobe_inbuf_16 (
+ .A(FrameStrobe[16]),
+ .X(FrameStrobe_i[16])
+ )
+;
+ my_buf strobe_inbuf_17 (
+ .A(FrameStrobe[17]),
+ .X(FrameStrobe_i[17])
+ )
+;
+ my_buf strobe_inbuf_18 (
+ .A(FrameStrobe[18]),
+ .X(FrameStrobe_i[18])
+ )
+;
+ my_buf strobe_inbuf_19 (
+ .A(FrameStrobe[19]),
+ .X(FrameStrobe_i[19])
+ )
+;
+ my_buf strobe_inbuf_20 (
+ .A(FrameStrobe[20]),
+ .X(FrameStrobe_i[20])
+ )
+;
+ my_buf strobe_inbuf_21 (
+ .A(FrameStrobe[21]),
+ .X(FrameStrobe_i[21])
+ )
+;
+ my_buf strobe_inbuf_22 (
+ .A(FrameStrobe[22]),
+ .X(FrameStrobe_i[22])
+ )
+;
+ my_buf strobe_inbuf_23 (
+ .A(FrameStrobe[23]),
+ .X(FrameStrobe_i[23])
+ )
+;
+ my_buf strobe_inbuf_24 (
+ .A(FrameStrobe[24]),
+ .X(FrameStrobe_i[24])
+ )
+;
+ my_buf strobe_inbuf_25 (
+ .A(FrameStrobe[25]),
+ .X(FrameStrobe_i[25])
+ )
+;
+ my_buf strobe_inbuf_26 (
+ .A(FrameStrobe[26]),
+ .X(FrameStrobe_i[26])
+ )
+;
+ my_buf strobe_inbuf_27 (
+ .A(FrameStrobe[27]),
+ .X(FrameStrobe_i[27])
+ )
+;
+ my_buf strobe_inbuf_28 (
+ .A(FrameStrobe[28]),
+ .X(FrameStrobe_i[28])
+ )
+;
+ my_buf strobe_inbuf_29 (
+ .A(FrameStrobe[29]),
+ .X(FrameStrobe_i[29])
+ )
+;
+ my_buf strobe_inbuf_30 (
+ .A(FrameStrobe[30]),
+ .X(FrameStrobe_i[30])
+ )
+;
+ my_buf strobe_inbuf_31 (
+ .A(FrameStrobe[31]),
+ .X(FrameStrobe_i[31])
+ )
+;
+ my_buf strobe_inbuf_32 (
+ .A(FrameStrobe[32]),
+ .X(FrameStrobe_i[32])
+ )
+;
+ my_buf strobe_inbuf_33 (
+ .A(FrameStrobe[33]),
+ .X(FrameStrobe_i[33])
+ )
+;
+ my_buf strobe_inbuf_34 (
+ .A(FrameStrobe[34]),
+ .X(FrameStrobe_i[34])
+ )
+;
+ my_buf strobe_inbuf_35 (
+ .A(FrameStrobe[35]),
+ .X(FrameStrobe_i[35])
+ )
+;
+ my_buf strobe_outbuf_0 (
+ .A(FrameStrobe_O_i[0]),
+ .X(FrameStrobe_O[0])
+ )
+;
+ my_buf strobe_outbuf_1 (
+ .A(FrameStrobe_O_i[1]),
+ .X(FrameStrobe_O[1])
+ )
+;
+ my_buf strobe_outbuf_2 (
+ .A(FrameStrobe_O_i[2]),
+ .X(FrameStrobe_O[2])
+ )
+;
+ my_buf strobe_outbuf_3 (
+ .A(FrameStrobe_O_i[3]),
+ .X(FrameStrobe_O[3])
+ )
+;
+ my_buf strobe_outbuf_4 (
+ .A(FrameStrobe_O_i[4]),
+ .X(FrameStrobe_O[4])
+ )
+;
+ my_buf strobe_outbuf_5 (
+ .A(FrameStrobe_O_i[5]),
+ .X(FrameStrobe_O[5])
+ )
+;
+ my_buf strobe_outbuf_6 (
+ .A(FrameStrobe_O_i[6]),
+ .X(FrameStrobe_O[6])
+ )
+;
+ my_buf strobe_outbuf_7 (
+ .A(FrameStrobe_O_i[7]),
+ .X(FrameStrobe_O[7])
+ )
+;
+ my_buf strobe_outbuf_8 (
+ .A(FrameStrobe_O_i[8]),
+ .X(FrameStrobe_O[8])
+ )
+;
+ my_buf strobe_outbuf_9 (
+ .A(FrameStrobe_O_i[9]),
+ .X(FrameStrobe_O[9])
+ )
+;
+ my_buf strobe_outbuf_10 (
+ .A(FrameStrobe_O_i[10]),
+ .X(FrameStrobe_O[10])
+ )
+;
+ my_buf strobe_outbuf_11 (
+ .A(FrameStrobe_O_i[11]),
+ .X(FrameStrobe_O[11])
+ )
+;
+ my_buf strobe_outbuf_12 (
+ .A(FrameStrobe_O_i[12]),
+ .X(FrameStrobe_O[12])
+ )
+;
+ my_buf strobe_outbuf_13 (
+ .A(FrameStrobe_O_i[13]),
+ .X(FrameStrobe_O[13])
+ )
+;
+ my_buf strobe_outbuf_14 (
+ .A(FrameStrobe_O_i[14]),
+ .X(FrameStrobe_O[14])
+ )
+;
+ my_buf strobe_outbuf_15 (
+ .A(FrameStrobe_O_i[15]),
+ .X(FrameStrobe_O[15])
+ )
+;
+ my_buf strobe_outbuf_16 (
+ .A(FrameStrobe_O_i[16]),
+ .X(FrameStrobe_O[16])
+ )
+;
+ my_buf strobe_outbuf_17 (
+ .A(FrameStrobe_O_i[17]),
+ .X(FrameStrobe_O[17])
+ )
+;
+ my_buf strobe_outbuf_18 (
+ .A(FrameStrobe_O_i[18]),
+ .X(FrameStrobe_O[18])
+ )
+;
+ my_buf strobe_outbuf_19 (
+ .A(FrameStrobe_O_i[19]),
+ .X(FrameStrobe_O[19])
+ )
+;
+ my_buf strobe_outbuf_20 (
+ .A(FrameStrobe_O_i[20]),
+ .X(FrameStrobe_O[20])
+ )
+;
+ my_buf strobe_outbuf_21 (
+ .A(FrameStrobe_O_i[21]),
+ .X(FrameStrobe_O[21])
+ )
+;
+ my_buf strobe_outbuf_22 (
+ .A(FrameStrobe_O_i[22]),
+ .X(FrameStrobe_O[22])
+ )
+;
+ my_buf strobe_outbuf_23 (
+ .A(FrameStrobe_O_i[23]),
+ .X(FrameStrobe_O[23])
+ )
+;
+ my_buf strobe_outbuf_24 (
+ .A(FrameStrobe_O_i[24]),
+ .X(FrameStrobe_O[24])
+ )
+;
+ my_buf strobe_outbuf_25 (
+ .A(FrameStrobe_O_i[25]),
+ .X(FrameStrobe_O[25])
+ )
+;
+ my_buf strobe_outbuf_26 (
+ .A(FrameStrobe_O_i[26]),
+ .X(FrameStrobe_O[26])
+ )
+;
+ my_buf strobe_outbuf_27 (
+ .A(FrameStrobe_O_i[27]),
+ .X(FrameStrobe_O[27])
+ )
+;
+ my_buf strobe_outbuf_28 (
+ .A(FrameStrobe_O_i[28]),
+ .X(FrameStrobe_O[28])
+ )
+;
+ my_buf strobe_outbuf_29 (
+ .A(FrameStrobe_O_i[29]),
+ .X(FrameStrobe_O[29])
+ )
+;
+ my_buf strobe_outbuf_30 (
+ .A(FrameStrobe_O_i[30]),
+ .X(FrameStrobe_O[30])
+ )
+;
+ my_buf strobe_outbuf_31 (
+ .A(FrameStrobe_O_i[31]),
+ .X(FrameStrobe_O[31])
+ )
+;
+ my_buf strobe_outbuf_32 (
+ .A(FrameStrobe_O_i[32]),
+ .X(FrameStrobe_O[32])
+ )
+;
+ my_buf strobe_outbuf_33 (
+ .A(FrameStrobe_O_i[33]),
+ .X(FrameStrobe_O[33])
+ )
+;
+ my_buf strobe_outbuf_34 (
+ .A(FrameStrobe_O_i[34]),
+ .X(FrameStrobe_O[34])
+ )
+;
+ my_buf strobe_outbuf_35 (
+ .A(FrameStrobe_O_i[35]),
+ .X(FrameStrobe_O[35])
+ )
+;
+ clk_buf inst_clk_buf(.A(UserCLK), .X(UserCLKo));
+ clk_buf inst_oe_pass_buf(.A(OutputEnable), .X(OutputEnable_O));
+ oe_drv_buf inst_oe_drv_buf(.A(OutputEnable), .X(OutputEnable_buf));
+
+//BEL component instantiations
+
+//switch matrix component instantiation
+ N_term_single_switch_matrix Inst_N_term_single_switch_matrix (
+ .N1END0(N1END[0]),
+ .N1END1(N1END[1]),
+ .N1END2(N1END[2]),
+ .N1END3(N1END[3]),
+ .N2MID0(N2MID[0]),
+ .N2MID1(N2MID[1]),
+ .N2MID2(N2MID[2]),
+ .N2MID3(N2MID[3]),
+ .N2MID4(N2MID[4]),
+ .N2MID5(N2MID[5]),
+ .N2MID6(N2MID[6]),
+ .N2MID7(N2MID[7]),
+ .N2END0(N2END[0]),
+ .N2END1(N2END[1]),
+ .N2END2(N2END[2]),
+ .N2END3(N2END[3]),
+ .N2END4(N2END[4]),
+ .N2END5(N2END[5]),
+ .N2END6(N2END[6]),
+ .N2END7(N2END[7]),
+ .N4END0(N4END[0]),
+ .N4END1(N4END[1]),
+ .N4END2(N4END[2]),
+ .N4END3(N4END[3]),
+ .N4END4(N4END[4]),
+ .N4END5(N4END[5]),
+ .N4END6(N4END[6]),
+ .N4END7(N4END[7]),
+ .N4END8(N4END[8]),
+ .N4END9(N4END[9]),
+ .N4END10(N4END[10]),
+ .N4END11(N4END[11]),
+ .N4END12(N4END[12]),
+ .N4END13(N4END[13]),
+ .N4END14(N4END[14]),
+ .N4END15(N4END[15]),
+ .NN4END0(NN4END[0]),
+ .NN4END1(NN4END[1]),
+ .NN4END2(NN4END[2]),
+ .NN4END3(NN4END[3]),
+ .NN4END4(NN4END[4]),
+ .NN4END5(NN4END[5]),
+ .NN4END6(NN4END[6]),
+ .NN4END7(NN4END[7]),
+ .NN4END8(NN4END[8]),
+ .NN4END9(NN4END[9]),
+ .NN4END10(NN4END[10]),
+ .NN4END11(NN4END[11]),
+ .NN4END12(NN4END[12]),
+ .NN4END13(NN4END[13]),
+ .NN4END14(NN4END[14]),
+ .NN4END15(NN4END[15]),
+ .Ci0(Ci[0]),
+ .S1BEG0(S1BEG[0]),
+ .S1BEG1(S1BEG[1]),
+ .S1BEG2(S1BEG[2]),
+ .S1BEG3(S1BEG[3]),
+ .S2BEG0(S2BEG[0]),
+ .S2BEG1(S2BEG[1]),
+ .S2BEG2(S2BEG[2]),
+ .S2BEG3(S2BEG[3]),
+ .S2BEG4(S2BEG[4]),
+ .S2BEG5(S2BEG[5]),
+ .S2BEG6(S2BEG[6]),
+ .S2BEG7(S2BEG[7]),
+ .S2BEGb0(S2BEGb[0]),
+ .S2BEGb1(S2BEGb[1]),
+ .S2BEGb2(S2BEGb[2]),
+ .S2BEGb3(S2BEGb[3]),
+ .S2BEGb4(S2BEGb[4]),
+ .S2BEGb5(S2BEGb[5]),
+ .S2BEGb6(S2BEGb[6]),
+ .S2BEGb7(S2BEGb[7]),
+ .S4BEG0(S4BEG[0]),
+ .S4BEG1(S4BEG[1]),
+ .S4BEG2(S4BEG[2]),
+ .S4BEG3(S4BEG[3]),
+ .S4BEG4(S4BEG[4]),
+ .S4BEG5(S4BEG[5]),
+ .S4BEG6(S4BEG[6]),
+ .S4BEG7(S4BEG[7]),
+ .S4BEG8(S4BEG[8]),
+ .S4BEG9(S4BEG[9]),
+ .S4BEG10(S4BEG[10]),
+ .S4BEG11(S4BEG[11]),
+ .S4BEG12(S4BEG[12]),
+ .S4BEG13(S4BEG[13]),
+ .S4BEG14(S4BEG[14]),
+ .S4BEG15(S4BEG[15]),
+ .SS4BEG0(SS4BEG[0]),
+ .SS4BEG1(SS4BEG[1]),
+ .SS4BEG2(SS4BEG[2]),
+ .SS4BEG3(SS4BEG[3]),
+ .SS4BEG4(SS4BEG[4]),
+ .SS4BEG5(SS4BEG[5]),
+ .SS4BEG6(SS4BEG[6]),
+ .SS4BEG7(SS4BEG[7]),
+ .SS4BEG8(SS4BEG[8]),
+ .SS4BEG9(SS4BEG[9]),
+ .SS4BEG10(SS4BEG[10]),
+ .SS4BEG11(SS4BEG[11]),
+ .SS4BEG12(SS4BEG[12]),
+ .SS4BEG13(SS4BEG[13]),
+ .SS4BEG14(SS4BEG[14]),
+ .SS4BEG15(SS4BEG[15]),
+ .OutputEnable(OutputEnable_buf)
+ );
+
+endmodule
diff --git a/openlane/user_project_wrapper/macros/verilog/S_term_single_tile.v b/openlane/user_project_wrapper/macros/verilog/S_term_single_tile.v
new file mode 100644
index 0000000..3932387
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/verilog/S_term_single_tile.v
@@ -0,0 +1,513 @@
+module S_term_single (N1BEG, N2BEG, N2BEGb, N4BEG, NN4BEG, Co, S1END, S2MID, S2END, S4END, SS4END, UserCLK, UserCLKo, OutputEnable, OutputEnable_O, FrameStrobe, FrameStrobe_O);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 0;
+ // NORTH
+ output [3:0] N1BEG; //wires:4 X_offset:0 Y_offset:-1 source_name:N1BEG destination_name:NULL
+ output [7:0] N2BEG; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEG destination_name:NULL
+ output [7:0] N2BEGb; //wires:8 X_offset:0 Y_offset:-1 source_name:N2BEGb destination_name:NULL
+ output [15:0] N4BEG; //wires:4 X_offset:0 Y_offset:-4 source_name:N4BEG destination_name:NULL
+ output [15:0] NN4BEG; //wires:4 X_offset:0 Y_offset:-4 source_name:NN4BEG destination_name:NULL
+ output [0:0] Co; //wires:1 X_offset:0 Y_offset:-1 source_name:Co destination_name:NULL
+ input [3:0] S1END; //wires:4 X_offset:0 Y_offset:1 source_name:NULL destination_name:S1END
+ input [7:0] S2MID; //wires:8 X_offset:0 Y_offset:1 source_name:NULL destination_name:S2MID
+ input [7:0] S2END; //wires:8 X_offset:0 Y_offset:1 source_name:NULL destination_name:S2END
+ input [15:0] S4END; //wires:4 X_offset:0 Y_offset:4 source_name:NULL destination_name:S4END
+ input [15:0] SS4END; //wires:4 X_offset:0 Y_offset:4 source_name:NULL destination_name:SS4END
+ // EAST
+ // SOUTH
+ // WEST
+ input UserCLK;
+ output UserCLKo;
+ input OutputEnable;
+ output OutputEnable_O;
+ input [MaxFramesPerCol-1:0] FrameStrobe; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [MaxFramesPerCol-1:0] FrameStrobe_O;
+ //global
+
+
+//signal declarations
+//BEL ports (e.g., slices)
+//jump wires
+//internal configuration data signal to daisy-chain all BELs (if any and in the order they are listed in the fabric.csv)
+ wire [MaxFramesPerCol-1:0] FrameStrobe_i;
+ wire [MaxFramesPerCol-1:0] FrameStrobe_O_i;
+ assign FrameStrobe_O_i = FrameStrobe_i;
+
+ my_buf strobe_inbuf_0 (
+ .A(FrameStrobe[0]),
+ .X(FrameStrobe_i[0])
+ )
+;
+ my_buf strobe_inbuf_1 (
+ .A(FrameStrobe[1]),
+ .X(FrameStrobe_i[1])
+ )
+;
+ my_buf strobe_inbuf_2 (
+ .A(FrameStrobe[2]),
+ .X(FrameStrobe_i[2])
+ )
+;
+ my_buf strobe_inbuf_3 (
+ .A(FrameStrobe[3]),
+ .X(FrameStrobe_i[3])
+ )
+;
+ my_buf strobe_inbuf_4 (
+ .A(FrameStrobe[4]),
+ .X(FrameStrobe_i[4])
+ )
+;
+ my_buf strobe_inbuf_5 (
+ .A(FrameStrobe[5]),
+ .X(FrameStrobe_i[5])
+ )
+;
+ my_buf strobe_inbuf_6 (
+ .A(FrameStrobe[6]),
+ .X(FrameStrobe_i[6])
+ )
+;
+ my_buf strobe_inbuf_7 (
+ .A(FrameStrobe[7]),
+ .X(FrameStrobe_i[7])
+ )
+;
+ my_buf strobe_inbuf_8 (
+ .A(FrameStrobe[8]),
+ .X(FrameStrobe_i[8])
+ )
+;
+ my_buf strobe_inbuf_9 (
+ .A(FrameStrobe[9]),
+ .X(FrameStrobe_i[9])
+ )
+;
+ my_buf strobe_inbuf_10 (
+ .A(FrameStrobe[10]),
+ .X(FrameStrobe_i[10])
+ )
+;
+ my_buf strobe_inbuf_11 (
+ .A(FrameStrobe[11]),
+ .X(FrameStrobe_i[11])
+ )
+;
+ my_buf strobe_inbuf_12 (
+ .A(FrameStrobe[12]),
+ .X(FrameStrobe_i[12])
+ )
+;
+ my_buf strobe_inbuf_13 (
+ .A(FrameStrobe[13]),
+ .X(FrameStrobe_i[13])
+ )
+;
+ my_buf strobe_inbuf_14 (
+ .A(FrameStrobe[14]),
+ .X(FrameStrobe_i[14])
+ )
+;
+ my_buf strobe_inbuf_15 (
+ .A(FrameStrobe[15]),
+ .X(FrameStrobe_i[15])
+ )
+;
+ my_buf strobe_inbuf_16 (
+ .A(FrameStrobe[16]),
+ .X(FrameStrobe_i[16])
+ )
+;
+ my_buf strobe_inbuf_17 (
+ .A(FrameStrobe[17]),
+ .X(FrameStrobe_i[17])
+ )
+;
+ my_buf strobe_inbuf_18 (
+ .A(FrameStrobe[18]),
+ .X(FrameStrobe_i[18])
+ )
+;
+ my_buf strobe_inbuf_19 (
+ .A(FrameStrobe[19]),
+ .X(FrameStrobe_i[19])
+ )
+;
+ my_buf strobe_inbuf_20 (
+ .A(FrameStrobe[20]),
+ .X(FrameStrobe_i[20])
+ )
+;
+ my_buf strobe_inbuf_21 (
+ .A(FrameStrobe[21]),
+ .X(FrameStrobe_i[21])
+ )
+;
+ my_buf strobe_inbuf_22 (
+ .A(FrameStrobe[22]),
+ .X(FrameStrobe_i[22])
+ )
+;
+ my_buf strobe_inbuf_23 (
+ .A(FrameStrobe[23]),
+ .X(FrameStrobe_i[23])
+ )
+;
+ my_buf strobe_inbuf_24 (
+ .A(FrameStrobe[24]),
+ .X(FrameStrobe_i[24])
+ )
+;
+ my_buf strobe_inbuf_25 (
+ .A(FrameStrobe[25]),
+ .X(FrameStrobe_i[25])
+ )
+;
+ my_buf strobe_inbuf_26 (
+ .A(FrameStrobe[26]),
+ .X(FrameStrobe_i[26])
+ )
+;
+ my_buf strobe_inbuf_27 (
+ .A(FrameStrobe[27]),
+ .X(FrameStrobe_i[27])
+ )
+;
+ my_buf strobe_inbuf_28 (
+ .A(FrameStrobe[28]),
+ .X(FrameStrobe_i[28])
+ )
+;
+ my_buf strobe_inbuf_29 (
+ .A(FrameStrobe[29]),
+ .X(FrameStrobe_i[29])
+ )
+;
+ my_buf strobe_inbuf_30 (
+ .A(FrameStrobe[30]),
+ .X(FrameStrobe_i[30])
+ )
+;
+ my_buf strobe_inbuf_31 (
+ .A(FrameStrobe[31]),
+ .X(FrameStrobe_i[31])
+ )
+;
+ my_buf strobe_inbuf_32 (
+ .A(FrameStrobe[32]),
+ .X(FrameStrobe_i[32])
+ )
+;
+ my_buf strobe_inbuf_33 (
+ .A(FrameStrobe[33]),
+ .X(FrameStrobe_i[33])
+ )
+;
+ my_buf strobe_inbuf_34 (
+ .A(FrameStrobe[34]),
+ .X(FrameStrobe_i[34])
+ )
+;
+ my_buf strobe_inbuf_35 (
+ .A(FrameStrobe[35]),
+ .X(FrameStrobe_i[35])
+ )
+;
+ my_buf strobe_outbuf_0 (
+ .A(FrameStrobe_O_i[0]),
+ .X(FrameStrobe_O[0])
+ )
+;
+ my_buf strobe_outbuf_1 (
+ .A(FrameStrobe_O_i[1]),
+ .X(FrameStrobe_O[1])
+ )
+;
+ my_buf strobe_outbuf_2 (
+ .A(FrameStrobe_O_i[2]),
+ .X(FrameStrobe_O[2])
+ )
+;
+ my_buf strobe_outbuf_3 (
+ .A(FrameStrobe_O_i[3]),
+ .X(FrameStrobe_O[3])
+ )
+;
+ my_buf strobe_outbuf_4 (
+ .A(FrameStrobe_O_i[4]),
+ .X(FrameStrobe_O[4])
+ )
+;
+ my_buf strobe_outbuf_5 (
+ .A(FrameStrobe_O_i[5]),
+ .X(FrameStrobe_O[5])
+ )
+;
+ my_buf strobe_outbuf_6 (
+ .A(FrameStrobe_O_i[6]),
+ .X(FrameStrobe_O[6])
+ )
+;
+ my_buf strobe_outbuf_7 (
+ .A(FrameStrobe_O_i[7]),
+ .X(FrameStrobe_O[7])
+ )
+;
+ my_buf strobe_outbuf_8 (
+ .A(FrameStrobe_O_i[8]),
+ .X(FrameStrobe_O[8])
+ )
+;
+ my_buf strobe_outbuf_9 (
+ .A(FrameStrobe_O_i[9]),
+ .X(FrameStrobe_O[9])
+ )
+;
+ my_buf strobe_outbuf_10 (
+ .A(FrameStrobe_O_i[10]),
+ .X(FrameStrobe_O[10])
+ )
+;
+ my_buf strobe_outbuf_11 (
+ .A(FrameStrobe_O_i[11]),
+ .X(FrameStrobe_O[11])
+ )
+;
+ my_buf strobe_outbuf_12 (
+ .A(FrameStrobe_O_i[12]),
+ .X(FrameStrobe_O[12])
+ )
+;
+ my_buf strobe_outbuf_13 (
+ .A(FrameStrobe_O_i[13]),
+ .X(FrameStrobe_O[13])
+ )
+;
+ my_buf strobe_outbuf_14 (
+ .A(FrameStrobe_O_i[14]),
+ .X(FrameStrobe_O[14])
+ )
+;
+ my_buf strobe_outbuf_15 (
+ .A(FrameStrobe_O_i[15]),
+ .X(FrameStrobe_O[15])
+ )
+;
+ my_buf strobe_outbuf_16 (
+ .A(FrameStrobe_O_i[16]),
+ .X(FrameStrobe_O[16])
+ )
+;
+ my_buf strobe_outbuf_17 (
+ .A(FrameStrobe_O_i[17]),
+ .X(FrameStrobe_O[17])
+ )
+;
+ my_buf strobe_outbuf_18 (
+ .A(FrameStrobe_O_i[18]),
+ .X(FrameStrobe_O[18])
+ )
+;
+ my_buf strobe_outbuf_19 (
+ .A(FrameStrobe_O_i[19]),
+ .X(FrameStrobe_O[19])
+ )
+;
+ my_buf strobe_outbuf_20 (
+ .A(FrameStrobe_O_i[20]),
+ .X(FrameStrobe_O[20])
+ )
+;
+ my_buf strobe_outbuf_21 (
+ .A(FrameStrobe_O_i[21]),
+ .X(FrameStrobe_O[21])
+ )
+;
+ my_buf strobe_outbuf_22 (
+ .A(FrameStrobe_O_i[22]),
+ .X(FrameStrobe_O[22])
+ )
+;
+ my_buf strobe_outbuf_23 (
+ .A(FrameStrobe_O_i[23]),
+ .X(FrameStrobe_O[23])
+ )
+;
+ my_buf strobe_outbuf_24 (
+ .A(FrameStrobe_O_i[24]),
+ .X(FrameStrobe_O[24])
+ )
+;
+ my_buf strobe_outbuf_25 (
+ .A(FrameStrobe_O_i[25]),
+ .X(FrameStrobe_O[25])
+ )
+;
+ my_buf strobe_outbuf_26 (
+ .A(FrameStrobe_O_i[26]),
+ .X(FrameStrobe_O[26])
+ )
+;
+ my_buf strobe_outbuf_27 (
+ .A(FrameStrobe_O_i[27]),
+ .X(FrameStrobe_O[27])
+ )
+;
+ my_buf strobe_outbuf_28 (
+ .A(FrameStrobe_O_i[28]),
+ .X(FrameStrobe_O[28])
+ )
+;
+ my_buf strobe_outbuf_29 (
+ .A(FrameStrobe_O_i[29]),
+ .X(FrameStrobe_O[29])
+ )
+;
+ my_buf strobe_outbuf_30 (
+ .A(FrameStrobe_O_i[30]),
+ .X(FrameStrobe_O[30])
+ )
+;
+ my_buf strobe_outbuf_31 (
+ .A(FrameStrobe_O_i[31]),
+ .X(FrameStrobe_O[31])
+ )
+;
+ my_buf strobe_outbuf_32 (
+ .A(FrameStrobe_O_i[32]),
+ .X(FrameStrobe_O[32])
+ )
+;
+ my_buf strobe_outbuf_33 (
+ .A(FrameStrobe_O_i[33]),
+ .X(FrameStrobe_O[33])
+ )
+;
+ my_buf strobe_outbuf_34 (
+ .A(FrameStrobe_O_i[34]),
+ .X(FrameStrobe_O[34])
+ )
+;
+ my_buf strobe_outbuf_35 (
+ .A(FrameStrobe_O_i[35]),
+ .X(FrameStrobe_O[35])
+ )
+;
+ clk_buf inst_clk_buf(.A(UserCLK), .X(UserCLKo));
+ clk_buf inst_oe_pass_buf(.A(OutputEnable), .X(OutputEnable_O));
+ oe_drv_buf inst_oe_drv_buf(.A(OutputEnable), .X(OutputEnable_buf));
+
+//BEL component instantiations
+
+//switch matrix component instantiation
+ S_term_single_switch_matrix Inst_S_term_single_switch_matrix (
+ .S1END0(S1END[0]),
+ .S1END1(S1END[1]),
+ .S1END2(S1END[2]),
+ .S1END3(S1END[3]),
+ .S2MID0(S2MID[0]),
+ .S2MID1(S2MID[1]),
+ .S2MID2(S2MID[2]),
+ .S2MID3(S2MID[3]),
+ .S2MID4(S2MID[4]),
+ .S2MID5(S2MID[5]),
+ .S2MID6(S2MID[6]),
+ .S2MID7(S2MID[7]),
+ .S2END0(S2END[0]),
+ .S2END1(S2END[1]),
+ .S2END2(S2END[2]),
+ .S2END3(S2END[3]),
+ .S2END4(S2END[4]),
+ .S2END5(S2END[5]),
+ .S2END6(S2END[6]),
+ .S2END7(S2END[7]),
+ .S4END0(S4END[0]),
+ .S4END1(S4END[1]),
+ .S4END2(S4END[2]),
+ .S4END3(S4END[3]),
+ .S4END4(S4END[4]),
+ .S4END5(S4END[5]),
+ .S4END6(S4END[6]),
+ .S4END7(S4END[7]),
+ .S4END8(S4END[8]),
+ .S4END9(S4END[9]),
+ .S4END10(S4END[10]),
+ .S4END11(S4END[11]),
+ .S4END12(S4END[12]),
+ .S4END13(S4END[13]),
+ .S4END14(S4END[14]),
+ .S4END15(S4END[15]),
+ .SS4END0(SS4END[0]),
+ .SS4END1(SS4END[1]),
+ .SS4END2(SS4END[2]),
+ .SS4END3(SS4END[3]),
+ .SS4END4(SS4END[4]),
+ .SS4END5(SS4END[5]),
+ .SS4END6(SS4END[6]),
+ .SS4END7(SS4END[7]),
+ .SS4END8(SS4END[8]),
+ .SS4END9(SS4END[9]),
+ .SS4END10(SS4END[10]),
+ .SS4END11(SS4END[11]),
+ .SS4END12(SS4END[12]),
+ .SS4END13(SS4END[13]),
+ .SS4END14(SS4END[14]),
+ .SS4END15(SS4END[15]),
+ .N1BEG0(N1BEG[0]),
+ .N1BEG1(N1BEG[1]),
+ .N1BEG2(N1BEG[2]),
+ .N1BEG3(N1BEG[3]),
+ .N2BEG0(N2BEG[0]),
+ .N2BEG1(N2BEG[1]),
+ .N2BEG2(N2BEG[2]),
+ .N2BEG3(N2BEG[3]),
+ .N2BEG4(N2BEG[4]),
+ .N2BEG5(N2BEG[5]),
+ .N2BEG6(N2BEG[6]),
+ .N2BEG7(N2BEG[7]),
+ .N2BEGb0(N2BEGb[0]),
+ .N2BEGb1(N2BEGb[1]),
+ .N2BEGb2(N2BEGb[2]),
+ .N2BEGb3(N2BEGb[3]),
+ .N2BEGb4(N2BEGb[4]),
+ .N2BEGb5(N2BEGb[5]),
+ .N2BEGb6(N2BEGb[6]),
+ .N2BEGb7(N2BEGb[7]),
+ .N4BEG0(N4BEG[0]),
+ .N4BEG1(N4BEG[1]),
+ .N4BEG2(N4BEG[2]),
+ .N4BEG3(N4BEG[3]),
+ .N4BEG4(N4BEG[4]),
+ .N4BEG5(N4BEG[5]),
+ .N4BEG6(N4BEG[6]),
+ .N4BEG7(N4BEG[7]),
+ .N4BEG8(N4BEG[8]),
+ .N4BEG9(N4BEG[9]),
+ .N4BEG10(N4BEG[10]),
+ .N4BEG11(N4BEG[11]),
+ .N4BEG12(N4BEG[12]),
+ .N4BEG13(N4BEG[13]),
+ .N4BEG14(N4BEG[14]),
+ .N4BEG15(N4BEG[15]),
+ .NN4BEG0(NN4BEG[0]),
+ .NN4BEG1(NN4BEG[1]),
+ .NN4BEG2(NN4BEG[2]),
+ .NN4BEG3(NN4BEG[3]),
+ .NN4BEG4(NN4BEG[4]),
+ .NN4BEG5(NN4BEG[5]),
+ .NN4BEG6(NN4BEG[6]),
+ .NN4BEG7(NN4BEG[7]),
+ .NN4BEG8(NN4BEG[8]),
+ .NN4BEG9(NN4BEG[9]),
+ .NN4BEG10(NN4BEG[10]),
+ .NN4BEG11(NN4BEG[11]),
+ .NN4BEG12(NN4BEG[12]),
+ .NN4BEG13(NN4BEG[13]),
+ .NN4BEG14(NN4BEG[14]),
+ .NN4BEG15(NN4BEG[15]),
+ .Co0(Co[0]),
+ .OutputEnable(OutputEnable_buf)
+ );
+
+endmodule
diff --git a/openlane/user_project_wrapper/macros/verilog/W_IO_tile.v b/openlane/user_project_wrapper/macros/verilog/W_IO_tile.v
new file mode 100644
index 0000000..24c3686
--- /dev/null
+++ b/openlane/user_project_wrapper/macros/verilog/W_IO_tile.v
@@ -0,0 +1,916 @@
+module W_IO (E1BEG, E2BEG, E2BEGb, EE4BEG, E6BEG, W1END, W2MID, W2END, WW4END, W6END, A_I_top, A_T_top, A_O_top, UserCLK, B_I_top, B_T_top, B_O_top, A_config_C_bit0, A_config_C_bit1, A_config_C_bit2, A_config_C_bit3, B_config_C_bit0, B_config_C_bit1, B_config_C_bit2, B_config_C_bit3, UserCLKo, OutputEnable, OutputEnable_O, FrameData, FrameData_O, FrameStrobe, FrameStrobe_O);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 240;
+ // NORTH
+ // EAST
+ output [3:0] E1BEG; //wires:4 X_offset:1 Y_offset:0 source_name:E1BEG destination_name:NULL
+ output [7:0] E2BEG; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEG destination_name:NULL
+ output [7:0] E2BEGb; //wires:8 X_offset:1 Y_offset:0 source_name:E2BEGb destination_name:NULL
+ output [15:0] EE4BEG; //wires:4 X_offset:4 Y_offset:0 source_name:EE4BEG destination_name:NULL
+ output [11:0] E6BEG; //wires:2 X_offset:6 Y_offset:0 source_name:E6BEG destination_name:NULL
+ input [3:0] W1END; //wires:4 X_offset:-1 Y_offset:0 source_name:NULL destination_name:W1END
+ input [7:0] W2MID; //wires:8 X_offset:-1 Y_offset:0 source_name:NULL destination_name:W2MID
+ input [7:0] W2END; //wires:8 X_offset:-1 Y_offset:0 source_name:NULL destination_name:W2END
+ input [15:0] WW4END; //wires:4 X_offset:-4 Y_offset:0 source_name:NULL destination_name:WW4END
+ input [11:0] W6END; //wires:2 X_offset:-6 Y_offset:0 source_name:NULL destination_name:W6END
+ // SOUTH
+ // WEST
+ // Tile IO ports from BELs
+ output A_I_top;
+ output A_T_top;
+ input A_O_top;
+ input UserCLK;
+ output B_I_top;
+ output B_T_top;
+ input B_O_top;
+ output A_config_C_bit0;
+ output A_config_C_bit1;
+ output A_config_C_bit2;
+ output A_config_C_bit3;
+ output B_config_C_bit0;
+ output B_config_C_bit1;
+ output B_config_C_bit2;
+ output B_config_C_bit3;
+ output UserCLKo;
+ input OutputEnable;
+ output OutputEnable_O;
+ input [FrameBitsPerRow-1:0] FrameData; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [FrameBitsPerRow-1:0] FrameData_O;
+ input [MaxFramesPerCol-1:0] FrameStrobe; //CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ output [MaxFramesPerCol-1:0] FrameStrobe_O;
+ //global
+
+
+//signal declarations
+//BEL ports (e.g., slices)
+ wire A_I;
+ wire A_T;
+ wire B_I;
+ wire B_T;
+ wire A_O;
+ wire A_Q;
+ wire B_O;
+ wire B_Q;
+//jump wires
+//internal configuration data signal to daisy-chain all BELs (if any and in the order they are listed in the fabric.csv)
+ wire [NoConfigBits-1:0] ConfigBits;
+ wire [NoConfigBits-1:0] ConfigBits_N;
+
+// Cascading of routing for wires spanning more than one tile
+ wire [FrameBitsPerRow-1:0] FrameData_i;
+ wire [FrameBitsPerRow-1:0] FrameData_O_i;
+ assign FrameData_O_i = FrameData_i;
+
+ my_buf data_inbuf_0 (
+ .A(FrameData[0]),
+ .X(FrameData_i[0])
+ );
+
+ my_buf data_inbuf_1 (
+ .A(FrameData[1]),
+ .X(FrameData_i[1])
+ );
+
+ my_buf data_inbuf_2 (
+ .A(FrameData[2]),
+ .X(FrameData_i[2])
+ );
+
+ my_buf data_inbuf_3 (
+ .A(FrameData[3]),
+ .X(FrameData_i[3])
+ );
+
+ my_buf data_inbuf_4 (
+ .A(FrameData[4]),
+ .X(FrameData_i[4])
+ );
+
+ my_buf data_inbuf_5 (
+ .A(FrameData[5]),
+ .X(FrameData_i[5])
+ );
+
+ my_buf data_inbuf_6 (
+ .A(FrameData[6]),
+ .X(FrameData_i[6])
+ );
+
+ my_buf data_inbuf_7 (
+ .A(FrameData[7]),
+ .X(FrameData_i[7])
+ );
+
+ my_buf data_inbuf_8 (
+ .A(FrameData[8]),
+ .X(FrameData_i[8])
+ );
+
+ my_buf data_inbuf_9 (
+ .A(FrameData[9]),
+ .X(FrameData_i[9])
+ );
+
+ my_buf data_inbuf_10 (
+ .A(FrameData[10]),
+ .X(FrameData_i[10])
+ );
+
+ my_buf data_inbuf_11 (
+ .A(FrameData[11]),
+ .X(FrameData_i[11])
+ );
+
+ my_buf data_inbuf_12 (
+ .A(FrameData[12]),
+ .X(FrameData_i[12])
+ );
+
+ my_buf data_inbuf_13 (
+ .A(FrameData[13]),
+ .X(FrameData_i[13])
+ );
+
+ my_buf data_inbuf_14 (
+ .A(FrameData[14]),
+ .X(FrameData_i[14])
+ );
+
+ my_buf data_inbuf_15 (
+ .A(FrameData[15]),
+ .X(FrameData_i[15])
+ );
+
+ my_buf data_inbuf_16 (
+ .A(FrameData[16]),
+ .X(FrameData_i[16])
+ );
+
+ my_buf data_inbuf_17 (
+ .A(FrameData[17]),
+ .X(FrameData_i[17])
+ );
+
+ my_buf data_inbuf_18 (
+ .A(FrameData[18]),
+ .X(FrameData_i[18])
+ );
+
+ my_buf data_inbuf_19 (
+ .A(FrameData[19]),
+ .X(FrameData_i[19])
+ );
+
+ my_buf data_inbuf_20 (
+ .A(FrameData[20]),
+ .X(FrameData_i[20])
+ );
+
+ my_buf data_inbuf_21 (
+ .A(FrameData[21]),
+ .X(FrameData_i[21])
+ );
+
+ my_buf data_inbuf_22 (
+ .A(FrameData[22]),
+ .X(FrameData_i[22])
+ );
+
+ my_buf data_inbuf_23 (
+ .A(FrameData[23]),
+ .X(FrameData_i[23])
+ );
+
+ my_buf data_inbuf_24 (
+ .A(FrameData[24]),
+ .X(FrameData_i[24])
+ );
+
+ my_buf data_inbuf_25 (
+ .A(FrameData[25]),
+ .X(FrameData_i[25])
+ );
+
+ my_buf data_inbuf_26 (
+ .A(FrameData[26]),
+ .X(FrameData_i[26])
+ );
+
+ my_buf data_inbuf_27 (
+ .A(FrameData[27]),
+ .X(FrameData_i[27])
+ );
+
+ my_buf data_inbuf_28 (
+ .A(FrameData[28]),
+ .X(FrameData_i[28])
+ );
+
+ my_buf data_inbuf_29 (
+ .A(FrameData[29]),
+ .X(FrameData_i[29])
+ );
+
+ my_buf data_inbuf_30 (
+ .A(FrameData[30]),
+ .X(FrameData_i[30])
+ );
+
+ my_buf data_inbuf_31 (
+ .A(FrameData[31]),
+ .X(FrameData_i[31])
+ );
+
+ my_buf data_outbuf_0 (
+ .A(FrameData_O_i[0]),
+ .X(FrameData_O[0])
+ );
+
+ my_buf data_outbuf_1 (
+ .A(FrameData_O_i[1]),
+ .X(FrameData_O[1])
+ );
+
+ my_buf data_outbuf_2 (
+ .A(FrameData_O_i[2]),
+ .X(FrameData_O[2])
+ );
+
+ my_buf data_outbuf_3 (
+ .A(FrameData_O_i[3]),
+ .X(FrameData_O[3])
+ );
+
+ my_buf data_outbuf_4 (
+ .A(FrameData_O_i[4]),
+ .X(FrameData_O[4])
+ );
+
+ my_buf data_outbuf_5 (
+ .A(FrameData_O_i[5]),
+ .X(FrameData_O[5])
+ );
+
+ my_buf data_outbuf_6 (
+ .A(FrameData_O_i[6]),
+ .X(FrameData_O[6])
+ );
+
+ my_buf data_outbuf_7 (
+ .A(FrameData_O_i[7]),
+ .X(FrameData_O[7])
+ );
+
+ my_buf data_outbuf_8 (
+ .A(FrameData_O_i[8]),
+ .X(FrameData_O[8])
+ );
+
+ my_buf data_outbuf_9 (
+ .A(FrameData_O_i[9]),
+ .X(FrameData_O[9])
+ );
+
+ my_buf data_outbuf_10 (
+ .A(FrameData_O_i[10]),
+ .X(FrameData_O[10])
+ );
+
+ my_buf data_outbuf_11 (
+ .A(FrameData_O_i[11]),
+ .X(FrameData_O[11])
+ );
+
+ my_buf data_outbuf_12 (
+ .A(FrameData_O_i[12]),
+ .X(FrameData_O[12])
+ );
+
+ my_buf data_outbuf_13 (
+ .A(FrameData_O_i[13]),
+ .X(FrameData_O[13])
+ );
+
+ my_buf data_outbuf_14 (
+ .A(FrameData_O_i[14]),
+ .X(FrameData_O[14])
+ );
+
+ my_buf data_outbuf_15 (
+ .A(FrameData_O_i[15]),
+ .X(FrameData_O[15])
+ );
+
+ my_buf data_outbuf_16 (
+ .A(FrameData_O_i[16]),
+ .X(FrameData_O[16])
+ );
+
+ my_buf data_outbuf_17 (
+ .A(FrameData_O_i[17]),
+ .X(FrameData_O[17])
+ );
+
+ my_buf data_outbuf_18 (
+ .A(FrameData_O_i[18]),
+ .X(FrameData_O[18])
+ );
+
+ my_buf data_outbuf_19 (
+ .A(FrameData_O_i[19]),
+ .X(FrameData_O[19])
+ );
+
+ my_buf data_outbuf_20 (
+ .A(FrameData_O_i[20]),
+ .X(FrameData_O[20])
+ );
+
+ my_buf data_outbuf_21 (
+ .A(FrameData_O_i[21]),
+ .X(FrameData_O[21])
+ );
+
+ my_buf data_outbuf_22 (
+ .A(FrameData_O_i[22]),
+ .X(FrameData_O[22])
+ );
+
+ my_buf data_outbuf_23 (
+ .A(FrameData_O_i[23]),
+ .X(FrameData_O[23])
+ );
+
+ my_buf data_outbuf_24 (
+ .A(FrameData_O_i[24]),
+ .X(FrameData_O[24])
+ );
+
+ my_buf data_outbuf_25 (
+ .A(FrameData_O_i[25]),
+ .X(FrameData_O[25])
+ );
+
+ my_buf data_outbuf_26 (
+ .A(FrameData_O_i[26]),
+ .X(FrameData_O[26])
+ );
+
+ my_buf data_outbuf_27 (
+ .A(FrameData_O_i[27]),
+ .X(FrameData_O[27])
+ );
+
+ my_buf data_outbuf_28 (
+ .A(FrameData_O_i[28]),
+ .X(FrameData_O[28])
+ );
+
+ my_buf data_outbuf_29 (
+ .A(FrameData_O_i[29]),
+ .X(FrameData_O[29])
+ );
+
+ my_buf data_outbuf_30 (
+ .A(FrameData_O_i[30]),
+ .X(FrameData_O[30])
+ );
+
+ my_buf data_outbuf_31 (
+ .A(FrameData_O_i[31]),
+ .X(FrameData_O[31])
+ );
+
+ wire [MaxFramesPerCol-1:0] FrameStrobe_i;
+ wire [MaxFramesPerCol-1:0] FrameStrobe_O_i;
+ assign FrameStrobe_O_i = FrameStrobe_i;
+
+ my_buf strobe_inbuf_0 (
+ .A(FrameStrobe[0]),
+ .X(FrameStrobe_i[0])
+ )
+;
+ my_buf strobe_inbuf_1 (
+ .A(FrameStrobe[1]),
+ .X(FrameStrobe_i[1])
+ )
+;
+ my_buf strobe_inbuf_2 (
+ .A(FrameStrobe[2]),
+ .X(FrameStrobe_i[2])
+ )
+;
+ my_buf strobe_inbuf_3 (
+ .A(FrameStrobe[3]),
+ .X(FrameStrobe_i[3])
+ )
+;
+ my_buf strobe_inbuf_4 (
+ .A(FrameStrobe[4]),
+ .X(FrameStrobe_i[4])
+ )
+;
+ my_buf strobe_inbuf_5 (
+ .A(FrameStrobe[5]),
+ .X(FrameStrobe_i[5])
+ )
+;
+ my_buf strobe_inbuf_6 (
+ .A(FrameStrobe[6]),
+ .X(FrameStrobe_i[6])
+ )
+;
+ my_buf strobe_inbuf_7 (
+ .A(FrameStrobe[7]),
+ .X(FrameStrobe_i[7])
+ )
+;
+ my_buf strobe_inbuf_8 (
+ .A(FrameStrobe[8]),
+ .X(FrameStrobe_i[8])
+ )
+;
+ my_buf strobe_inbuf_9 (
+ .A(FrameStrobe[9]),
+ .X(FrameStrobe_i[9])
+ )
+;
+ my_buf strobe_inbuf_10 (
+ .A(FrameStrobe[10]),
+ .X(FrameStrobe_i[10])
+ )
+;
+ my_buf strobe_inbuf_11 (
+ .A(FrameStrobe[11]),
+ .X(FrameStrobe_i[11])
+ )
+;
+ my_buf strobe_inbuf_12 (
+ .A(FrameStrobe[12]),
+ .X(FrameStrobe_i[12])
+ )
+;
+ my_buf strobe_inbuf_13 (
+ .A(FrameStrobe[13]),
+ .X(FrameStrobe_i[13])
+ )
+;
+ my_buf strobe_inbuf_14 (
+ .A(FrameStrobe[14]),
+ .X(FrameStrobe_i[14])
+ )
+;
+ my_buf strobe_inbuf_15 (
+ .A(FrameStrobe[15]),
+ .X(FrameStrobe_i[15])
+ )
+;
+ my_buf strobe_inbuf_16 (
+ .A(FrameStrobe[16]),
+ .X(FrameStrobe_i[16])
+ )
+;
+ my_buf strobe_inbuf_17 (
+ .A(FrameStrobe[17]),
+ .X(FrameStrobe_i[17])
+ )
+;
+ my_buf strobe_inbuf_18 (
+ .A(FrameStrobe[18]),
+ .X(FrameStrobe_i[18])
+ )
+;
+ my_buf strobe_inbuf_19 (
+ .A(FrameStrobe[19]),
+ .X(FrameStrobe_i[19])
+ )
+;
+ my_buf strobe_inbuf_20 (
+ .A(FrameStrobe[20]),
+ .X(FrameStrobe_i[20])
+ )
+;
+ my_buf strobe_inbuf_21 (
+ .A(FrameStrobe[21]),
+ .X(FrameStrobe_i[21])
+ )
+;
+ my_buf strobe_inbuf_22 (
+ .A(FrameStrobe[22]),
+ .X(FrameStrobe_i[22])
+ )
+;
+ my_buf strobe_inbuf_23 (
+ .A(FrameStrobe[23]),
+ .X(FrameStrobe_i[23])
+ )
+;
+ my_buf strobe_inbuf_24 (
+ .A(FrameStrobe[24]),
+ .X(FrameStrobe_i[24])
+ )
+;
+ my_buf strobe_inbuf_25 (
+ .A(FrameStrobe[25]),
+ .X(FrameStrobe_i[25])
+ )
+;
+ my_buf strobe_inbuf_26 (
+ .A(FrameStrobe[26]),
+ .X(FrameStrobe_i[26])
+ )
+;
+ my_buf strobe_inbuf_27 (
+ .A(FrameStrobe[27]),
+ .X(FrameStrobe_i[27])
+ )
+;
+ my_buf strobe_inbuf_28 (
+ .A(FrameStrobe[28]),
+ .X(FrameStrobe_i[28])
+ )
+;
+ my_buf strobe_inbuf_29 (
+ .A(FrameStrobe[29]),
+ .X(FrameStrobe_i[29])
+ )
+;
+ my_buf strobe_inbuf_30 (
+ .A(FrameStrobe[30]),
+ .X(FrameStrobe_i[30])
+ )
+;
+ my_buf strobe_inbuf_31 (
+ .A(FrameStrobe[31]),
+ .X(FrameStrobe_i[31])
+ )
+;
+ my_buf strobe_inbuf_32 (
+ .A(FrameStrobe[32]),
+ .X(FrameStrobe_i[32])
+ )
+;
+ my_buf strobe_inbuf_33 (
+ .A(FrameStrobe[33]),
+ .X(FrameStrobe_i[33])
+ )
+;
+ my_buf strobe_inbuf_34 (
+ .A(FrameStrobe[34]),
+ .X(FrameStrobe_i[34])
+ )
+;
+ my_buf strobe_inbuf_35 (
+ .A(FrameStrobe[35]),
+ .X(FrameStrobe_i[35])
+ )
+;
+ my_buf strobe_outbuf_0 (
+ .A(FrameStrobe_O_i[0]),
+ .X(FrameStrobe_O[0])
+ )
+;
+ my_buf strobe_outbuf_1 (
+ .A(FrameStrobe_O_i[1]),
+ .X(FrameStrobe_O[1])
+ )
+;
+ my_buf strobe_outbuf_2 (
+ .A(FrameStrobe_O_i[2]),
+ .X(FrameStrobe_O[2])
+ )
+;
+ my_buf strobe_outbuf_3 (
+ .A(FrameStrobe_O_i[3]),
+ .X(FrameStrobe_O[3])
+ )
+;
+ my_buf strobe_outbuf_4 (
+ .A(FrameStrobe_O_i[4]),
+ .X(FrameStrobe_O[4])
+ )
+;
+ my_buf strobe_outbuf_5 (
+ .A(FrameStrobe_O_i[5]),
+ .X(FrameStrobe_O[5])
+ )
+;
+ my_buf strobe_outbuf_6 (
+ .A(FrameStrobe_O_i[6]),
+ .X(FrameStrobe_O[6])
+ )
+;
+ my_buf strobe_outbuf_7 (
+ .A(FrameStrobe_O_i[7]),
+ .X(FrameStrobe_O[7])
+ )
+;
+ my_buf strobe_outbuf_8 (
+ .A(FrameStrobe_O_i[8]),
+ .X(FrameStrobe_O[8])
+ )
+;
+ my_buf strobe_outbuf_9 (
+ .A(FrameStrobe_O_i[9]),
+ .X(FrameStrobe_O[9])
+ )
+;
+ my_buf strobe_outbuf_10 (
+ .A(FrameStrobe_O_i[10]),
+ .X(FrameStrobe_O[10])
+ )
+;
+ my_buf strobe_outbuf_11 (
+ .A(FrameStrobe_O_i[11]),
+ .X(FrameStrobe_O[11])
+ )
+;
+ my_buf strobe_outbuf_12 (
+ .A(FrameStrobe_O_i[12]),
+ .X(FrameStrobe_O[12])
+ )
+;
+ my_buf strobe_outbuf_13 (
+ .A(FrameStrobe_O_i[13]),
+ .X(FrameStrobe_O[13])
+ )
+;
+ my_buf strobe_outbuf_14 (
+ .A(FrameStrobe_O_i[14]),
+ .X(FrameStrobe_O[14])
+ )
+;
+ my_buf strobe_outbuf_15 (
+ .A(FrameStrobe_O_i[15]),
+ .X(FrameStrobe_O[15])
+ )
+;
+ my_buf strobe_outbuf_16 (
+ .A(FrameStrobe_O_i[16]),
+ .X(FrameStrobe_O[16])
+ )
+;
+ my_buf strobe_outbuf_17 (
+ .A(FrameStrobe_O_i[17]),
+ .X(FrameStrobe_O[17])
+ )
+;
+ my_buf strobe_outbuf_18 (
+ .A(FrameStrobe_O_i[18]),
+ .X(FrameStrobe_O[18])
+ )
+;
+ my_buf strobe_outbuf_19 (
+ .A(FrameStrobe_O_i[19]),
+ .X(FrameStrobe_O[19])
+ )
+;
+ my_buf strobe_outbuf_20 (
+ .A(FrameStrobe_O_i[20]),
+ .X(FrameStrobe_O[20])
+ )
+;
+ my_buf strobe_outbuf_21 (
+ .A(FrameStrobe_O_i[21]),
+ .X(FrameStrobe_O[21])
+ )
+;
+ my_buf strobe_outbuf_22 (
+ .A(FrameStrobe_O_i[22]),
+ .X(FrameStrobe_O[22])
+ )
+;
+ my_buf strobe_outbuf_23 (
+ .A(FrameStrobe_O_i[23]),
+ .X(FrameStrobe_O[23])
+ )
+;
+ my_buf strobe_outbuf_24 (
+ .A(FrameStrobe_O_i[24]),
+ .X(FrameStrobe_O[24])
+ )
+;
+ my_buf strobe_outbuf_25 (
+ .A(FrameStrobe_O_i[25]),
+ .X(FrameStrobe_O[25])
+ )
+;
+ my_buf strobe_outbuf_26 (
+ .A(FrameStrobe_O_i[26]),
+ .X(FrameStrobe_O[26])
+ )
+;
+ my_buf strobe_outbuf_27 (
+ .A(FrameStrobe_O_i[27]),
+ .X(FrameStrobe_O[27])
+ )
+;
+ my_buf strobe_outbuf_28 (
+ .A(FrameStrobe_O_i[28]),
+ .X(FrameStrobe_O[28])
+ )
+;
+ my_buf strobe_outbuf_29 (
+ .A(FrameStrobe_O_i[29]),
+ .X(FrameStrobe_O[29])
+ )
+;
+ my_buf strobe_outbuf_30 (
+ .A(FrameStrobe_O_i[30]),
+ .X(FrameStrobe_O[30])
+ )
+;
+ my_buf strobe_outbuf_31 (
+ .A(FrameStrobe_O_i[31]),
+ .X(FrameStrobe_O[31])
+ )
+;
+ my_buf strobe_outbuf_32 (
+ .A(FrameStrobe_O_i[32]),
+ .X(FrameStrobe_O[32])
+ )
+;
+ my_buf strobe_outbuf_33 (
+ .A(FrameStrobe_O_i[33]),
+ .X(FrameStrobe_O[33])
+ )
+;
+ my_buf strobe_outbuf_34 (
+ .A(FrameStrobe_O_i[34]),
+ .X(FrameStrobe_O[34])
+ )
+;
+ my_buf strobe_outbuf_35 (
+ .A(FrameStrobe_O_i[35]),
+ .X(FrameStrobe_O[35])
+ )
+;
+ clk_buf inst_clk_buf(.A(UserCLK), .X(UserCLKo));
+ clk_buf inst_oe_pass_buf(.A(OutputEnable), .X(OutputEnable_O));
+ oe_drv_buf inst_oe_drv_buf(.A(OutputEnable), .X(OutputEnable_buf));
+
+// configuration storage latches
+ W_IO_ConfigMem Inst_W_IO_ConfigMem (
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe),
+ .ConfigBits(ConfigBits),
+ .ConfigBits_N(ConfigBits_N)
+ );
+
+//BEL component instantiations
+ IO_1_bidirectional_frame_config_pass Inst_A_IO_1_bidirectional_frame_config_pass (
+ .I(A_I),
+ .T(A_T),
+ .O(A_O),
+ .Q(A_Q),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .I_top(A_I_top),
+ .T_top(A_T_top),
+ .O_top(A_O_top),
+ .UserCLK(UserCLK)
+ );
+
+ IO_1_bidirectional_frame_config_pass Inst_B_IO_1_bidirectional_frame_config_pass (
+ .I(B_I),
+ .T(B_T),
+ .O(B_O),
+ .Q(B_Q),
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .I_top(B_I_top),
+ .T_top(B_T_top),
+ .O_top(B_O_top),
+ .UserCLK(UserCLK)
+ );
+
+ Config_access Inst_A_config_Config_access (
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .C_bit0(A_config_C_bit0),
+ .C_bit1(A_config_C_bit1),
+ .C_bit2(A_config_C_bit2),
+ .C_bit3(A_config_C_bit3),
+ .ConfigBits(ConfigBits[4-1:0])
+ );
+
+ Config_access Inst_B_config_Config_access (
+ //I/O primitive pins go to tile top level module (not further parsed)
+ .C_bit0(B_config_C_bit0),
+ .C_bit1(B_config_C_bit1),
+ .C_bit2(B_config_C_bit2),
+ .C_bit3(B_config_C_bit3),
+ .ConfigBits(ConfigBits[8-1:4])
+ );
+
+
+//switch matrix component instantiation
+ W_IO_switch_matrix Inst_W_IO_switch_matrix (
+ .W1END0(W1END[0]),
+ .W1END1(W1END[1]),
+ .W1END2(W1END[2]),
+ .W1END3(W1END[3]),
+ .W2MID0(W2MID[0]),
+ .W2MID1(W2MID[1]),
+ .W2MID2(W2MID[2]),
+ .W2MID3(W2MID[3]),
+ .W2MID4(W2MID[4]),
+ .W2MID5(W2MID[5]),
+ .W2MID6(W2MID[6]),
+ .W2MID7(W2MID[7]),
+ .W2END0(W2END[0]),
+ .W2END1(W2END[1]),
+ .W2END2(W2END[2]),
+ .W2END3(W2END[3]),
+ .W2END4(W2END[4]),
+ .W2END5(W2END[5]),
+ .W2END6(W2END[6]),
+ .W2END7(W2END[7]),
+ .WW4END0(WW4END[0]),
+ .WW4END1(WW4END[1]),
+ .WW4END2(WW4END[2]),
+ .WW4END3(WW4END[3]),
+ .WW4END4(WW4END[4]),
+ .WW4END5(WW4END[5]),
+ .WW4END6(WW4END[6]),
+ .WW4END7(WW4END[7]),
+ .WW4END8(WW4END[8]),
+ .WW4END9(WW4END[9]),
+ .WW4END10(WW4END[10]),
+ .WW4END11(WW4END[11]),
+ .WW4END12(WW4END[12]),
+ .WW4END13(WW4END[13]),
+ .WW4END14(WW4END[14]),
+ .WW4END15(WW4END[15]),
+ .W6END0(W6END[0]),
+ .W6END1(W6END[1]),
+ .W6END2(W6END[2]),
+ .W6END3(W6END[3]),
+ .W6END4(W6END[4]),
+ .W6END5(W6END[5]),
+ .W6END6(W6END[6]),
+ .W6END7(W6END[7]),
+ .W6END8(W6END[8]),
+ .W6END9(W6END[9]),
+ .W6END10(W6END[10]),
+ .W6END11(W6END[11]),
+ .A_O(A_O),
+ .A_Q(A_Q),
+ .B_O(B_O),
+ .B_Q(B_Q),
+ .E1BEG0(E1BEG[0]),
+ .E1BEG1(E1BEG[1]),
+ .E1BEG2(E1BEG[2]),
+ .E1BEG3(E1BEG[3]),
+ .E2BEG0(E2BEG[0]),
+ .E2BEG1(E2BEG[1]),
+ .E2BEG2(E2BEG[2]),
+ .E2BEG3(E2BEG[3]),
+ .E2BEG4(E2BEG[4]),
+ .E2BEG5(E2BEG[5]),
+ .E2BEG6(E2BEG[6]),
+ .E2BEG7(E2BEG[7]),
+ .E2BEGb0(E2BEGb[0]),
+ .E2BEGb1(E2BEGb[1]),
+ .E2BEGb2(E2BEGb[2]),
+ .E2BEGb3(E2BEGb[3]),
+ .E2BEGb4(E2BEGb[4]),
+ .E2BEGb5(E2BEGb[5]),
+ .E2BEGb6(E2BEGb[6]),
+ .E2BEGb7(E2BEGb[7]),
+ .EE4BEG0(EE4BEG[0]),
+ .EE4BEG1(EE4BEG[1]),
+ .EE4BEG2(EE4BEG[2]),
+ .EE4BEG3(EE4BEG[3]),
+ .EE4BEG4(EE4BEG[4]),
+ .EE4BEG5(EE4BEG[5]),
+ .EE4BEG6(EE4BEG[6]),
+ .EE4BEG7(EE4BEG[7]),
+ .EE4BEG8(EE4BEG[8]),
+ .EE4BEG9(EE4BEG[9]),
+ .EE4BEG10(EE4BEG[10]),
+ .EE4BEG11(EE4BEG[11]),
+ .EE4BEG12(EE4BEG[12]),
+ .EE4BEG13(EE4BEG[13]),
+ .EE4BEG14(EE4BEG[14]),
+ .EE4BEG15(EE4BEG[15]),
+ .E6BEG0(E6BEG[0]),
+ .E6BEG1(E6BEG[1]),
+ .E6BEG2(E6BEG[2]),
+ .E6BEG3(E6BEG[3]),
+ .E6BEG4(E6BEG[4]),
+ .E6BEG5(E6BEG[5]),
+ .E6BEG6(E6BEG[6]),
+ .E6BEG7(E6BEG[7]),
+ .E6BEG8(E6BEG[8]),
+ .E6BEG9(E6BEG[9]),
+ .E6BEG10(E6BEG[10]),
+ .E6BEG11(E6BEG[11]),
+ .A_I(A_I),
+ .A_T(A_T),
+ .B_I(B_I),
+ .B_T(B_T),
+ .FrameData(FrameData),
+ .FrameStrobe(FrameStrobe[8:1]),
+ .OutputEnable(OutputEnable_buf)
+ );
+
+endmodule
diff --git a/verilog/gl/user_project_wrapper.nl.v b/verilog/gl/user_project_wrapper.nl.v
new file mode 100644
index 0000000..b419a2b
--- /dev/null
+++ b/verilog/gl/user_project_wrapper.nl.v
@@ -0,0 +1,93561 @@
+// This is the unpowered netlist.
+module user_project_wrapper (user_clock2,
+ wb_clk_i,
+ wb_rst_i,
+ wbs_ack_o,
+ wbs_cyc_i,
+ wbs_stb_i,
+ wbs_we_i,
+ io_in,
+ io_oeb,
+ io_out,
+ la_data_in,
+ la_data_out,
+ la_oenb,
+ user_irq,
+ wbs_adr_i,
+ wbs_dat_i,
+ wbs_dat_o,
+ wbs_sel_i);
+ input user_clock2;
+ input wb_clk_i;
+ input wb_rst_i;
+ output wbs_ack_o;
+ input wbs_cyc_i;
+ input wbs_stb_i;
+ input wbs_we_i;
+ input [37:0] io_in;
+ output [37:0] io_oeb;
+ output [37:0] io_out;
+ input [63:0] la_data_in;
+ output [63:0] la_data_out;
+ input [63:0] la_oenb;
+ output [2:0] user_irq;
+ input [31:0] wbs_adr_i;
+ input [31:0] wbs_dat_i;
+ output [31:0] wbs_dat_o;
+ input [3:0] wbs_sel_i;
+
+ wire \Inst_eFPGA_top.FrameData[100] ;
+ wire \Inst_eFPGA_top.FrameData[101] ;
+ wire \Inst_eFPGA_top.FrameData[102] ;
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+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y5_WW4BEG[0] }));
+ W_IO \Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO (.A_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_A_I_top ),
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+ .B_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_B_I_top ),
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+ .B_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_B_config_C_bit0 ),
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_E2BEGb[7] ,
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y2_E1BEG[3] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y2_E2BEGb[7] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y2_E2BEGb[7] ,
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y1_E1BEG[3] ,
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y1_E2BEG[7] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y1_E2BEGb[7] ,
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+ .N2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y1_N2BEGb[7] ,
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+ .N1BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_N1BEG[3] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_E2BEGb[7] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y6_E2BEGb[7] ,
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+ .FrameStrobe({\Inst_eFPGA_top.FrameSelect[251] ,
+ \Inst_eFPGA_top.FrameSelect[250] ,
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+ \Inst_eFPGA_top.FrameSelect[216] }),
+ .FrameStrobe_O({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_FrameStrobe_O[35] ,
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+ .N2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_N2BEGb[7] ,
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+ .NN4BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_NN4BEG[15] ,
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+ .S1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_S1BEG[3] ,
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+ .S2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_S2BEGb[7] ,
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+ .S2MID({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_S2BEG[7] ,
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+ E_IO \Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_E_IO (.A_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_A_I_top ),
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+ .A_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_A_config_C_bit0 ),
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+ .B_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_I_top ),
+ .B_O_top(net23),
+ .B_T_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_T_top ),
+ .B_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_config_C_bit0 ),
+ .B_config_C_bit1(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_config_C_bit1 ),
+ .B_config_C_bit2(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_config_C_bit2 ),
+ .B_config_C_bit3(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_config_C_bit3 ),
+ .OutputEnable_O(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_OutputEnable_O ),
+ .UserCLK(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y2_OutputEnable_O ),
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_E1BEG[3] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_E2BEGb[7] ,
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+ .E2MID({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_E2BEG[7] ,
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+ .E6END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_E6BEG[11] ,
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+ .EE4END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_EE4BEG[15] ,
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+ .FrameData({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_FrameData_O[31] ,
+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_FrameData_O[30] ,
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+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_FrameData_O[15] ,
+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y1_FrameData_O[14] ,
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+ E_IO \Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_E_IO (.A_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_A_I_top ),
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+ .B_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_B_I_top ),
+ .B_O_top(net7),
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+ .B_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_B_config_C_bit0 ),
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+ .OutputEnable_O(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_OutputEnable_O ),
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y5_E2BEGb[7] ,
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+ .E2MID({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y5_E2BEG[7] ,
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+ E_IO \Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_E_IO (.A_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_A_I_top ),
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+ .A_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_A_config_C_bit0 ),
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+ .B_I_top(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_B_I_top ),
+ .B_O_top(net3),
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+ .B_config_C_bit0(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_B_config_C_bit0 ),
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+ .OutputEnable_O(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_OutputEnable_O ),
+ .UserCLK(net2),
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_E1BEG[3] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_E2BEGb[7] ,
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+ .E2MID({\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y6_E2BEG[7] ,
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+ .FrameData_O({\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_FrameData_O[31] ,
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+ .A2(_0801_),
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+ .A2(_0744_),
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+ .A2(\fstb_ctr[10] ),
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+ .A4(\fstb_ctr[8] ),
+ .Z(_0748_));
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+ .A2(_0759_),
+ .A3(_0761_),
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+ .A2(\fstb_ctr[14] ),
+ .A3(_0749_),
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+ .ZN(_0764_));
+ gf180mcu_fd_sc_mcu7t5v0__and3_1 _1784_ (.A1(_0726_),
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+ .CLK(clknet_leaf_32_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[33] ));
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+ .CLK(clknet_leaf_32_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[34] ));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1789_ (.D(_0293_),
+ .CLK(clknet_leaf_32_io_in[5]),
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+ .Q(\Inst_eFPGA_top.FrameData[36] ));
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+ .Q(\Inst_eFPGA_top.FrameData[37] ));
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+ .CLK(clknet_leaf_33_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[38] ));
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+ .CLK(clknet_leaf_36_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[54] ));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1809_ (.D(_0313_),
+ .CLK(clknet_leaf_36_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[55] ));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1810_ (.D(_0314_),
+ .CLK(clknet_leaf_36_io_in[5]),
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+
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index c47bee1..1b73f30 100644
--- a/verilog/gl/user_project_wrapper.v
+++ b/verilog/gl/user_project_wrapper.v
@@ -39,422 +39,149806 @@
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_E2BEGb[7] ,
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+ .E6END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y5_E6BEG[11] ,
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+ S_term_single \Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single (.Co(\Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_Co ),
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+ .N1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y1_N1BEG[3] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y4_E2BEGb[7] ,
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+ .E6END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y4_E6BEG[11] ,
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+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y5_WW4BEG[1] ,
+ \Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y5_WW4BEG[0] }));
+ LUT4AB \Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_LUT4AB (.Ci(\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_Co ),
+ .Co(\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_Co ),
+ .OutputEnable_O(\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_OutputEnable_O ),
+ .UserCLK(\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_OutputEnable_O ),
+ .UserCLKo(\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_UserCLKo ),
+ .E1BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_E1BEG[3] ,
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_E2BEG[7] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y6_E2BEGb[7] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y6_E2BEGb[7] ,
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+ LUT4AB \Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_LUT4AB (.Ci(\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_Co ),
+ .Co(\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_Co ),
+ .OutputEnable_O(\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_OutputEnable_O ),
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_E2BEG[7] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_E2BEGb[7] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y3_E2BEGb[7] ,
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+ .E2MID({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y3_E2BEG[7] ,
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+ .E6BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y3_E6BEG[11] ,
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+ LUT4AB \Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_LUT4AB (.Ci(\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y5_Co ),
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y4_E1BEG[3] ,
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_E2BEG[7] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_E2BEGb[7] ,
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+ .E6BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y2_E6BEG[11] ,
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y3_E2BEG[7] ,
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_E1BEG[3] ,
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+ .E2BEG({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y4_E2BEG[7] ,
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+ .E2BEGb({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y4_E2BEGb[7] ,
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+ .E2END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y4_E2BEGb[7] ,
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+ LUT4AB \Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y2_LUT4AB (.Ci(\Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y3_Co ),
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+ .E1END({\Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y2_E1BEG[3] ,
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+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__nor2_1 _1289_ (.A1(_0796_),
+ .A2(_0507_),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1331_ (.I(_0516_),
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+ .VDD(vdd),
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+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_4 _1367_ (.I(_0512_),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1369_ (.I(_0536_),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1371_ (.I(_0537_),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1373_ (.I(_0538_),
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+ .VDD(vdd),
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+ .Z(_0318_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1386_ (.I0(\Inst_eFPGA_top.FrameData[61] ),
+ .I1(\Inst_eFPGA_top.FrameData[62] ),
+ .S(_0535_),
+ .Z(_0545_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1387_ (.I(_0545_),
+ .Z(_0319_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_4 _1388_ (.I(_0512_),
+ .Z(_0546_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1389_ (.I0(\Inst_eFPGA_top.FrameData[62] ),
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+ .S(_0546_),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1390_ (.I(_0547_),
+ .Z(_0320_),
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+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1392_ (.I(_0548_),
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+ .VDD(vdd),
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+ .Z(_0322_),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1425_ (.I(_0565_),
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1466_ (.I0(\Inst_eFPGA_top.FrameData[99] ),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1468_ (.I0(\Inst_eFPGA_top.FrameData[100] ),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1470_ (.I0(\Inst_eFPGA_top.FrameData[101] ),
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+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1480_ (.I(_0594_),
+ .Z(_0363_),
+ .VDD(vdd),
+ .VSS(vss));
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+ .I1(\Inst_eFPGA_top.FrameData[107] ),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1482_ (.I(_0595_),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1517_ (.I(_0614_),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1518_ (.I0(\Inst_eFPGA_top.FrameData[123] ),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1519_ (.I(_0615_),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1520_ (.I0(\Inst_eFPGA_top.FrameData[124] ),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1528_ (.I0(\Inst_eFPGA_top.FrameData[128] ),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1532_ (.I0(\Inst_eFPGA_top.FrameData[130] ),
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+ .VDD(vdd),
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+ .Z(_0388_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1534_ (.I0(\Inst_eFPGA_top.FrameData[131] ),
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+ .S(_0613_),
+ .Z(_0623_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1535_ (.I(_0623_),
+ .Z(_0389_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_4 _1536_ (.I(_0601_),
+ .Z(_0624_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1537_ (.I0(\Inst_eFPGA_top.FrameData[132] ),
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+ .S(_0624_),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1538_ (.I(_0625_),
+ .Z(_0390_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1539_ (.I0(\Inst_eFPGA_top.FrameData[133] ),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1545_ (.I0(\Inst_eFPGA_top.FrameData[136] ),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1547_ (.I0(\Inst_eFPGA_top.FrameData[137] ),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1553_ (.I0(\Inst_eFPGA_top.FrameData[140] ),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1564_ (.I0(\Inst_eFPGA_top.FrameData[145] ),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1574_ (.I0(\Inst_eFPGA_top.FrameData[150] ),
+ .I1(\Inst_eFPGA_top.FrameData[151] ),
+ .S(_0635_),
+ .Z(_0644_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1575_ (.I(_0644_),
+ .Z(_0408_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1576_ (.I0(\Inst_eFPGA_top.FrameData[151] ),
+ .I1(\Inst_eFPGA_top.FrameData[152] ),
+ .S(_0635_),
+ .Z(_0645_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1577_ (.I(_0645_),
+ .Z(_0409_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_4 _1578_ (.I(_0601_),
+ .Z(_0646_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1579_ (.I0(\Inst_eFPGA_top.FrameData[152] ),
+ .I1(\Inst_eFPGA_top.FrameData[153] ),
+ .S(_0646_),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1580_ (.I(_0647_),
+ .Z(_0410_),
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+ .S(_0646_),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1582_ (.I(_0648_),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1586_ (.I(_0650_),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1588_ (.I(_0651_),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1611_ (.I(_0663_),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1613_ (.I(_0664_),
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1614_ (.I0(\Inst_eFPGA_top.FrameData[169] ),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1615_ (.I(_0665_),
+ .Z(_0427_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1616_ (.I0(\Inst_eFPGA_top.FrameData[170] ),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1617_ (.I(_0666_),
+ .Z(_0428_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1618_ (.I0(\Inst_eFPGA_top.FrameData[171] ),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1619_ (.I(_0667_),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .Z(_0434_),
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+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _1632_ (.I(_0674_),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
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+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__mux2_2 _1723_ (.I0(\Inst_eFPGA_top.FrameData[221] ),
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+ .I1(\Inst_eFPGA_top.FrameData[223] ),
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+ .VDD(vdd),
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+ .Z(_0481_),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__aoi21_1 _1732_ (.A1(_0725_),
+ .A2(_0801_),
+ .B(_0727_),
+ .ZN(_0482_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _1733_ (.I(net29),
+ .Z(_0728_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__aoi21_1 _1734_ (.A1(net30),
+ .A2(_0786_),
+ .B(_0785_),
+ .ZN(_0729_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__nor2_2 _1735_ (.A1(_0725_),
+ .A2(_0816_),
+ .ZN(_0730_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__nor3_1 _1736_ (.A1(_0728_),
+ .A2(_0729_),
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+ .ZN(_0483_),
+ .VDD(vdd),
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+ .A2(_0730_),
+ .B(_0726_),
+ .ZN(_0731_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__aoi21_1 _1738_ (.A1(_0795_),
+ .A2(_0730_),
+ .B(_0731_),
+ .ZN(_0484_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__nand2_1 _1739_ (.A1(_0795_),
+ .A2(_0730_),
+ .ZN(_0732_),
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+ .VSS(vss));
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+ .A3(\fstb_ctr[1] ),
+ .A4(\fstb_ctr[0] ),
+ .ZN(_0733_),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__nor2_2 _1741_ (.A1(_0725_),
+ .A2(_0733_),
+ .ZN(_0734_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__aoi211_1 _1742_ (.A1(_0768_),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__aoi21_1 _1744_ (.A1(_0781_),
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+ .ZN(_0486_),
+ .VDD(vdd),
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+ .A2(\fstb_ctr[8] ),
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+ .ZN(_0747_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__and4_1 _1763_ (.A1(\fstb_ctr[11] ),
+ .A2(\fstb_ctr[10] ),
+ .A3(\fstb_ctr[9] ),
+ .A4(\fstb_ctr[8] ),
+ .Z(_0748_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__and4_1 _1764_ (.A1(net30),
+ .A2(_0805_),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .A2(_0805_),
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__nand2_1 _1771_ (.A1(\fstb_ctr[13] ),
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VSS(vss));
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+ .A3(_0754_),
+ .B(_0762_),
+ .ZN(_0763_),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__nand4_1 _1783_ (.A1(\fstb_ctr[15] ),
+ .A2(\fstb_ctr[14] ),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_32_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[33] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1788_ (.D(_0292_),
+ .CLK(clknet_leaf_32_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[34] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1789_ (.D(_0293_),
+ .CLK(clknet_leaf_32_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[35] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1790_ (.D(_0294_),
+ .CLK(clknet_leaf_33_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[36] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1791_ (.D(_0295_),
+ .CLK(clknet_leaf_33_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[37] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_33_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[39] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[40] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1796_ (.D(_0300_),
+ .CLK(clknet_leaf_34_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[42] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1797_ (.D(_0301_),
+ .CLK(clknet_leaf_34_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[43] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1798_ (.D(_0302_),
+ .CLK(clknet_leaf_34_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[44] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1799_ (.D(_0303_),
+ .CLK(clknet_leaf_34_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[45] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1800_ (.D(_0304_),
+ .CLK(clknet_leaf_34_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[46] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1801_ (.D(_0305_),
+ .CLK(clknet_leaf_35_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[47] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_35_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[48] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_35_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_35_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_37_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[59] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[60] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_37_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[61] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[62] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[67] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_27_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[69] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1824_ (.D(_0328_),
+ .CLK(clknet_leaf_27_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[70] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1825_ (.D(_0329_),
+ .CLK(clknet_leaf_26_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[71] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1826_ (.D(_0330_),
+ .CLK(clknet_leaf_27_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[72] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1827_ (.D(_0331_),
+ .CLK(clknet_leaf_27_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[73] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .Q(\Inst_eFPGA_top.FrameData[75] ),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .Q(\Inst_eFPGA_top.FrameData[81] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1836_ (.D(_0340_),
+ .CLK(clknet_leaf_29_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[82] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1837_ (.D(_0341_),
+ .CLK(clknet_leaf_29_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[83] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1838_ (.D(_0342_),
+ .CLK(clknet_leaf_29_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[84] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[85] ),
+ .VDD(vdd),
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+ .CLK(clknet_leaf_30_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[86] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_30_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[87] ),
+ .VDD(vdd),
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+ .Q(\Inst_eFPGA_top.FrameData[88] ),
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+ .CLK(clknet_leaf_26_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1850_ (.D(_0354_),
+ .CLK(clknet_leaf_23_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[96] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1851_ (.D(_0355_),
+ .CLK(clknet_leaf_21_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[97] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1852_ (.D(_0356_),
+ .CLK(clknet_leaf_21_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[98] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_21_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_21_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_21_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_21_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .CLK(clknet_leaf_20_io_in[5]),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .CLK(clknet_leaf_22_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_23_io_in[5]),
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_25_io_in[5]),
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[131] ),
+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_19_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[156] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1911_ (.D(_0415_),
+ .CLK(clknet_leaf_19_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[157] ),
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+ .CLK(clknet_leaf_19_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[158] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Q(\Inst_eFPGA_top.FrameData[160] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1915_ (.D(_0419_),
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+ .CLK(clknet_leaf_7_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[163] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1918_ (.D(_0422_),
+ .CLK(clknet_leaf_7_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[164] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1919_ (.D(_0423_),
+ .CLK(clknet_leaf_7_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[165] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1920_ (.D(_0424_),
+ .CLK(clknet_leaf_7_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[166] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1921_ (.D(_0425_),
+ .CLK(clknet_leaf_8_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[167] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_8_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .CLK(clknet_leaf_10_io_in[5]),
+ .Q(\Inst_eFPGA_top.FrameData[181] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__dffq_1 _1936_ (.D(_0440_),
+ .CLK(clknet_leaf_11_io_in[5]),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_11_io_in[5]),
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+ .VDD(vdd),
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+ .CLK(clknet_leaf_46_io_in[5]),
+ .Q(\fstb_ctr[5] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .CLK(clknet_leaf_46_io_in[5]),
+ .Q(\fstb_ctr[6] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .Z(net36),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2122_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_B_T_top ),
+ .Z(net37),
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+ .Z(net38),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2124_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_B_T_top ),
+ .Z(net39),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(net40),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2126_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_B_T_top ),
+ .Z(net41),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _2127_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_A_T_top ),
+ .Z(net42),
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+ .Z(net44),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_2 _2130_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y3_B_T_top ),
+ .Z(net45),
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+ .Z(net46),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2132_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_B_T_top ),
+ .Z(net47),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2133_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_A_T_top ),
+ .Z(net48),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_2 _2134_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y2_B_T_top ),
+ .Z(net49),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_2 _2135_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y2_A_T_top ),
+ .Z(net50),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2136_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_B_T_top ),
+ .Z(net51),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2137_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_A_T_top ),
+ .Z(net52),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _2138_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_B_T_top ),
+ .Z(net53),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _2139_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_A_T_top ),
+ .Z(net54),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2140_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_B_T_top ),
+ .Z(net55),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2141_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_A_T_top ),
+ .Z(net56),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2142_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_B_I_top ),
+ .Z(net57),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2143_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_A_I_top ),
+ .Z(net58),
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+ .Z(net59),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _2145_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_A_I_top ),
+ .Z(net60),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2146_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_B_I_top ),
+ .Z(net61),
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+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2147_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y5_A_I_top ),
+ .Z(net62),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2148_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_B_I_top ),
+ .Z(net63),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2149_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_A_I_top ),
+ .Z(net64),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2150_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_B_I_top ),
+ .Z(net65),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_1 _2151_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y4_A_I_top ),
+ .Z(net66),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2152_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_B_I_top ),
+ .Z(net67),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2153_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_A_I_top ),
+ .Z(net68),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__buf_2 _2154_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y3_B_I_top ),
+ .Z(net69),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_2 _2155_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y3_A_I_top ),
+ .Z(net70),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2156_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_B_I_top ),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_1 _2160_ (.I(\Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_B_I_top ),
+ .Z(net75),
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+ .VSS(vss));
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+ .VDD(vdd),
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+ .WL(net5),
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+ .VSS(vss));
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+ .VSS(vss));
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+ .VSS(vss));
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+ .Z(net10),
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+ .Z(net32),
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+ .Z(io_oeb[16]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[17]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[18]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[19]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[20]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[21]),
+ .VDD(vdd),
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+ .Z(io_oeb[22]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(io_oeb[24]),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_4_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_5_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_5_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_6_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_6_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_7_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_7_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_8_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_8_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_9_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_9_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_10_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_10_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_11_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_11_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_12_io_in[5] (.I(clknet_2_0_3_io_in[5]),
+ .Z(clknet_leaf_12_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_14_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_14_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_15_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_15_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_16_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_16_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_17_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_17_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_18_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_18_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_19_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_19_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_20_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_20_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_21_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_21_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_22_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_22_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_23_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_23_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_24_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_25_io_in[5] (.I(clknet_2_3_3_io_in[5]),
+ .Z(clknet_leaf_25_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_26_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_27_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_28_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_28_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_29_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_30_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_30_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_31_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_31_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_32_io_in[5] (.I(clknet_2_2_3_io_in[5]),
+ .Z(clknet_leaf_32_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_33_io_in[5] (.I(clknet_opt_8_5_io_in[5]),
+ .Z(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_34_io_in[5] (.I(clknet_opt_9_5_io_in[5]),
+ .Z(clknet_leaf_34_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_35_io_in[5] (.I(clknet_opt_11_6_io_in[5]),
+ .Z(clknet_leaf_35_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_36_io_in[5] (.I(clknet_opt_12_6_io_in[5]),
+ .Z(clknet_leaf_36_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_37_io_in[5] (.I(clknet_opt_10_6_io_in[5]),
+ .Z(clknet_leaf_37_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_38_io_in[5] (.I(clknet_opt_1_8_io_in[5]),
+ .Z(clknet_leaf_38_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_39_io_in[5] (.I(clknet_opt_2_8_io_in[5]),
+ .Z(clknet_leaf_39_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_42_io_in[5] (.I(clknet_opt_5_6_io_in[5]),
+ .Z(clknet_leaf_42_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_43_io_in[5] (.I(clknet_opt_6_6_io_in[5]),
+ .Z(clknet_leaf_43_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_44_io_in[5] (.I(clknet_opt_7_5_io_in[5]),
+ .Z(clknet_leaf_44_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_45_io_in[5] (.I(clknet_2_1_3_io_in[5]),
+ .Z(clknet_leaf_45_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_leaf_46_io_in[5] (.I(clknet_2_1_3_io_in[5]),
+ .Z(clknet_leaf_46_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_0_io_in[5] (.I(io_in[5]),
+ .Z(clknet_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_1_0_0_io_in[5] (.I(clknet_0_io_in[5]),
+ .Z(clknet_1_0_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_1_0_1_io_in[5] (.I(clknet_1_0_0_io_in[5]),
+ .Z(clknet_1_0_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_1_1_0_io_in[5] (.I(clknet_0_io_in[5]),
+ .Z(clknet_1_1_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_1_1_1_io_in[5] (.I(clknet_1_1_0_io_in[5]),
+ .Z(clknet_1_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_0_0_io_in[5] (.I(clknet_1_0_1_io_in[5]),
+ .Z(clknet_2_0_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_0_1_io_in[5] (.I(clknet_2_0_0_io_in[5]),
+ .Z(clknet_2_0_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_0_2_io_in[5] (.I(clknet_2_0_1_io_in[5]),
+ .Z(clknet_2_0_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_0_3_io_in[5] (.I(clknet_2_0_2_io_in[5]),
+ .Z(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_1_0_io_in[5] (.I(clknet_1_0_1_io_in[5]),
+ .Z(clknet_2_1_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_1_1_io_in[5] (.I(clknet_2_1_0_io_in[5]),
+ .Z(clknet_2_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_1_2_io_in[5] (.I(clknet_2_1_1_io_in[5]),
+ .Z(clknet_2_1_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_1_3_io_in[5] (.I(clknet_2_1_2_io_in[5]),
+ .Z(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_2_0_io_in[5] (.I(clknet_1_1_1_io_in[5]),
+ .Z(clknet_2_2_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_2_1_io_in[5] (.I(clknet_2_2_0_io_in[5]),
+ .Z(clknet_2_2_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_2_2_io_in[5] (.I(clknet_2_2_1_io_in[5]),
+ .Z(clknet_2_2_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_2_3_io_in[5] (.I(clknet_2_2_2_io_in[5]),
+ .Z(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_3_0_io_in[5] (.I(clknet_1_1_1_io_in[5]),
+ .Z(clknet_2_3_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_3_1_io_in[5] (.I(clknet_2_3_0_io_in[5]),
+ .Z(clknet_2_3_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_3_2_io_in[5] (.I(clknet_2_3_1_io_in[5]),
+ .Z(clknet_2_3_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_8 \clkbuf_2_3_3_io_in[5] (.I(clknet_2_3_2_io_in[5]),
+ .Z(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_1_0_io_in[5] (.I(clknet_2_1_3_io_in[5]),
+ .Z(clknet_opt_1_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_1_1_io_in[5] (.I(clknet_opt_1_0_io_in[5]),
+ .Z(clknet_opt_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_1_2_io_in[5] (.I(clknet_opt_1_1_io_in[5]),
+ .Z(clknet_opt_1_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_1_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_1_5_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_1_6_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_1_7_io_in[5]),
+ .VDD(vdd),
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+ .Z(clknet_opt_1_8_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_2_0_io_in[5] (.I(clknet_2_1_3_io_in[5]),
+ .Z(clknet_opt_2_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_2_1_io_in[5] (.I(clknet_opt_2_0_io_in[5]),
+ .Z(clknet_opt_2_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_2_2_io_in[5] (.I(clknet_opt_2_1_io_in[5]),
+ .Z(clknet_opt_2_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_2_3_io_in[5] (.I(clknet_opt_2_2_io_in[5]),
+ .Z(clknet_opt_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_2_4_io_in[5] (.I(clknet_opt_2_3_io_in[5]),
+ .Z(clknet_opt_2_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .Z(clknet_opt_2_5_io_in[5]),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .Z(clknet_opt_3_4_io_in[5]),
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+ gf180mcu_fd_sc_mcu7t5v0__clkbuf_16 \clkbuf_opt_3_5_io_in[5] (.I(clknet_opt_3_4_io_in[5]),
+ .Z(clknet_opt_3_5_io_in[5]),
+ .VDD(vdd),
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+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1487__I0 (.I(\Inst_eFPGA_top.FrameData[109] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1485__I1 (.I(\Inst_eFPGA_top.FrameData[109] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[13] (.I(\Inst_eFPGA_top.FrameData[109] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1489__I0 (.I(\Inst_eFPGA_top.FrameData[110] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1487__I1 (.I(\Inst_eFPGA_top.FrameData[110] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[14] (.I(\Inst_eFPGA_top.FrameData[110] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1491__I0 (.I(\Inst_eFPGA_top.FrameData[111] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1489__I1 (.I(\Inst_eFPGA_top.FrameData[111] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[15] (.I(\Inst_eFPGA_top.FrameData[111] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1495__I0 (.I(\Inst_eFPGA_top.FrameData[112] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1491__I1 (.I(\Inst_eFPGA_top.FrameData[112] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[16] (.I(\Inst_eFPGA_top.FrameData[112] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1499__I0 (.I(\Inst_eFPGA_top.FrameData[114] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1497__I1 (.I(\Inst_eFPGA_top.FrameData[114] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[18] (.I(\Inst_eFPGA_top.FrameData[114] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1501__I0 (.I(\Inst_eFPGA_top.FrameData[115] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1499__I1 (.I(\Inst_eFPGA_top.FrameData[115] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[19] (.I(\Inst_eFPGA_top.FrameData[115] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1503__I0 (.I(\Inst_eFPGA_top.FrameData[116] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1501__I1 (.I(\Inst_eFPGA_top.FrameData[116] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[20] (.I(\Inst_eFPGA_top.FrameData[116] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1505__I0 (.I(\Inst_eFPGA_top.FrameData[117] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1503__I1 (.I(\Inst_eFPGA_top.FrameData[117] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[21] (.I(\Inst_eFPGA_top.FrameData[117] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1507__I0 (.I(\Inst_eFPGA_top.FrameData[118] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1505__I1 (.I(\Inst_eFPGA_top.FrameData[118] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1511__I0 (.I(\Inst_eFPGA_top.FrameData[120] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[24] (.I(\Inst_eFPGA_top.FrameData[120] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1513__I0 (.I(\Inst_eFPGA_top.FrameData[121] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1511__I1 (.I(\Inst_eFPGA_top.FrameData[121] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1516__I0 (.I(\Inst_eFPGA_top.FrameData[122] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1513__I1 (.I(\Inst_eFPGA_top.FrameData[122] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1518__I0 (.I(\Inst_eFPGA_top.FrameData[123] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1516__I1 (.I(\Inst_eFPGA_top.FrameData[123] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1520__I0 (.I(\Inst_eFPGA_top.FrameData[124] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1518__I1 (.I(\Inst_eFPGA_top.FrameData[124] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1522__I0 (.I(\Inst_eFPGA_top.FrameData[125] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1520__I1 (.I(\Inst_eFPGA_top.FrameData[125] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1524__I0 (.I(\Inst_eFPGA_top.FrameData[126] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1528__I0 (.I(\Inst_eFPGA_top.FrameData[128] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1526__I1 (.I(\Inst_eFPGA_top.FrameData[128] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1530__I0 (.I(\Inst_eFPGA_top.FrameData[129] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1530__I1 (.I(\Inst_eFPGA_top.FrameData[130] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1534__I0 (.I(\Inst_eFPGA_top.FrameData[131] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1532__I1 (.I(\Inst_eFPGA_top.FrameData[131] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[131] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1537__I0 (.I(\Inst_eFPGA_top.FrameData[132] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1534__I1 (.I(\Inst_eFPGA_top.FrameData[132] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[4] (.I(\Inst_eFPGA_top.FrameData[132] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1539__I0 (.I(\Inst_eFPGA_top.FrameData[133] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1537__I1 (.I(\Inst_eFPGA_top.FrameData[133] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[5] (.I(\Inst_eFPGA_top.FrameData[133] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1541__I0 (.I(\Inst_eFPGA_top.FrameData[134] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1539__I1 (.I(\Inst_eFPGA_top.FrameData[134] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[6] (.I(\Inst_eFPGA_top.FrameData[134] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1543__I0 (.I(\Inst_eFPGA_top.FrameData[135] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1541__I1 (.I(\Inst_eFPGA_top.FrameData[135] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1545__I0 (.I(\Inst_eFPGA_top.FrameData[136] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1543__I1 (.I(\Inst_eFPGA_top.FrameData[136] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[8] (.I(\Inst_eFPGA_top.FrameData[136] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1547__I0 (.I(\Inst_eFPGA_top.FrameData[137] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1545__I1 (.I(\Inst_eFPGA_top.FrameData[137] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[9] (.I(\Inst_eFPGA_top.FrameData[137] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1549__I0 (.I(\Inst_eFPGA_top.FrameData[138] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1547__I1 (.I(\Inst_eFPGA_top.FrameData[138] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[10] (.I(\Inst_eFPGA_top.FrameData[138] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1551__I0 (.I(\Inst_eFPGA_top.FrameData[139] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1549__I1 (.I(\Inst_eFPGA_top.FrameData[139] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[11] (.I(\Inst_eFPGA_top.FrameData[139] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1553__I0 (.I(\Inst_eFPGA_top.FrameData[140] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1551__I1 (.I(\Inst_eFPGA_top.FrameData[140] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1555__I0 (.I(\Inst_eFPGA_top.FrameData[141] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1553__I1 (.I(\Inst_eFPGA_top.FrameData[141] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[13] (.I(\Inst_eFPGA_top.FrameData[141] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1558__I0 (.I(\Inst_eFPGA_top.FrameData[142] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1555__I1 (.I(\Inst_eFPGA_top.FrameData[142] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[14] (.I(\Inst_eFPGA_top.FrameData[142] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1560__I0 (.I(\Inst_eFPGA_top.FrameData[143] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1558__I1 (.I(\Inst_eFPGA_top.FrameData[143] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1568__I0 (.I(\Inst_eFPGA_top.FrameData[147] ),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[19] (.I(\Inst_eFPGA_top.FrameData[147] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1572__I0 (.I(\Inst_eFPGA_top.FrameData[149] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1570__I1 (.I(\Inst_eFPGA_top.FrameData[149] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[21] (.I(\Inst_eFPGA_top.FrameData[149] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1574__I0 (.I(\Inst_eFPGA_top.FrameData[150] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1572__I1 (.I(\Inst_eFPGA_top.FrameData[150] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[22] (.I(\Inst_eFPGA_top.FrameData[150] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1576__I0 (.I(\Inst_eFPGA_top.FrameData[151] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1574__I1 (.I(\Inst_eFPGA_top.FrameData[151] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[23] (.I(\Inst_eFPGA_top.FrameData[151] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1579__I0 (.I(\Inst_eFPGA_top.FrameData[152] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1576__I1 (.I(\Inst_eFPGA_top.FrameData[152] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[24] (.I(\Inst_eFPGA_top.FrameData[152] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1581__I0 (.I(\Inst_eFPGA_top.FrameData[153] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1579__I1 (.I(\Inst_eFPGA_top.FrameData[153] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[25] (.I(\Inst_eFPGA_top.FrameData[153] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1583__I0 (.I(\Inst_eFPGA_top.FrameData[154] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1581__I1 (.I(\Inst_eFPGA_top.FrameData[154] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[26] (.I(\Inst_eFPGA_top.FrameData[154] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1585__I0 (.I(\Inst_eFPGA_top.FrameData[155] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1583__I1 (.I(\Inst_eFPGA_top.FrameData[155] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[27] (.I(\Inst_eFPGA_top.FrameData[155] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1587__I0 (.I(\Inst_eFPGA_top.FrameData[156] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1585__I1 (.I(\Inst_eFPGA_top.FrameData[156] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[28] (.I(\Inst_eFPGA_top.FrameData[156] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1589__I0 (.I(\Inst_eFPGA_top.FrameData[157] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1587__I1 (.I(\Inst_eFPGA_top.FrameData[157] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[29] (.I(\Inst_eFPGA_top.FrameData[157] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1591__I0 (.I(\Inst_eFPGA_top.FrameData[158] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1589__I1 (.I(\Inst_eFPGA_top.FrameData[158] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[30] (.I(\Inst_eFPGA_top.FrameData[158] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1593__I0 (.I(\Inst_eFPGA_top.FrameData[159] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1591__I1 (.I(\Inst_eFPGA_top.FrameData[159] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y4_W_IO_FrameData[31] (.I(\Inst_eFPGA_top.FrameData[159] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1595__I0 (.I(\Inst_eFPGA_top.FrameData[160] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1593__I1 (.I(\Inst_eFPGA_top.FrameData[160] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[0] (.I(\Inst_eFPGA_top.FrameData[160] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1597__I0 (.I(\Inst_eFPGA_top.FrameData[161] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1595__I1 (.I(\Inst_eFPGA_top.FrameData[161] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[1] (.I(\Inst_eFPGA_top.FrameData[161] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1600__I0 (.I(\Inst_eFPGA_top.FrameData[162] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1597__I1 (.I(\Inst_eFPGA_top.FrameData[162] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[2] (.I(\Inst_eFPGA_top.FrameData[162] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1602__I0 (.I(\Inst_eFPGA_top.FrameData[163] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1600__I1 (.I(\Inst_eFPGA_top.FrameData[163] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[163] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1606__I0 (.I(\Inst_eFPGA_top.FrameData[165] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1604__I1 (.I(\Inst_eFPGA_top.FrameData[165] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[5] (.I(\Inst_eFPGA_top.FrameData[165] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1610__I0 (.I(\Inst_eFPGA_top.FrameData[167] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1608__I1 (.I(\Inst_eFPGA_top.FrameData[167] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[7] (.I(\Inst_eFPGA_top.FrameData[167] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1612__I0 (.I(\Inst_eFPGA_top.FrameData[168] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1610__I1 (.I(\Inst_eFPGA_top.FrameData[168] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[8] (.I(\Inst_eFPGA_top.FrameData[168] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1618__I0 (.I(\Inst_eFPGA_top.FrameData[171] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1616__I1 (.I(\Inst_eFPGA_top.FrameData[171] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[11] (.I(\Inst_eFPGA_top.FrameData[171] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1621__I0 (.I(\Inst_eFPGA_top.FrameData[172] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1618__I1 (.I(\Inst_eFPGA_top.FrameData[172] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[12] (.I(\Inst_eFPGA_top.FrameData[172] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1627__I0 (.I(\Inst_eFPGA_top.FrameData[175] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1625__I1 (.I(\Inst_eFPGA_top.FrameData[175] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[15] (.I(\Inst_eFPGA_top.FrameData[175] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1631__I0 (.I(\Inst_eFPGA_top.FrameData[177] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1629__I1 (.I(\Inst_eFPGA_top.FrameData[177] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[17] (.I(\Inst_eFPGA_top.FrameData[177] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1644__I0 (.I(\Inst_eFPGA_top.FrameData[183] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1642__I1 (.I(\Inst_eFPGA_top.FrameData[183] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[23] (.I(\Inst_eFPGA_top.FrameData[183] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1650__I0 (.I(\Inst_eFPGA_top.FrameData[186] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1648__I1 (.I(\Inst_eFPGA_top.FrameData[186] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[26] (.I(\Inst_eFPGA_top.FrameData[186] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1654__I0 (.I(\Inst_eFPGA_top.FrameData[188] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1652__I1 (.I(\Inst_eFPGA_top.FrameData[188] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[28] (.I(\Inst_eFPGA_top.FrameData[188] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1658__I0 (.I(\Inst_eFPGA_top.FrameData[190] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1656__I1 (.I(\Inst_eFPGA_top.FrameData[190] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[30] (.I(\Inst_eFPGA_top.FrameData[190] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1660__I0 (.I(\Inst_eFPGA_top.FrameData[191] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1658__I1 (.I(\Inst_eFPGA_top.FrameData[191] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y5_W_IO_FrameData[31] (.I(\Inst_eFPGA_top.FrameData[191] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1663__I0 (.I(\Inst_eFPGA_top.FrameData[192] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1660__I1 (.I(\Inst_eFPGA_top.FrameData[192] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[0] (.I(\Inst_eFPGA_top.FrameData[192] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1665__I0 (.I(\Inst_eFPGA_top.FrameData[193] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1663__I1 (.I(\Inst_eFPGA_top.FrameData[193] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[1] (.I(\Inst_eFPGA_top.FrameData[193] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1667__I0 (.I(\Inst_eFPGA_top.FrameData[194] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1665__I1 (.I(\Inst_eFPGA_top.FrameData[194] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[2] (.I(\Inst_eFPGA_top.FrameData[194] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1669__I0 (.I(\Inst_eFPGA_top.FrameData[195] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1667__I1 (.I(\Inst_eFPGA_top.FrameData[195] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[195] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1671__I0 (.I(\Inst_eFPGA_top.FrameData[196] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1669__I1 (.I(\Inst_eFPGA_top.FrameData[196] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[4] (.I(\Inst_eFPGA_top.FrameData[196] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1673__I0 (.I(\Inst_eFPGA_top.FrameData[197] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1671__I1 (.I(\Inst_eFPGA_top.FrameData[197] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[5] (.I(\Inst_eFPGA_top.FrameData[197] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1675__I0 (.I(\Inst_eFPGA_top.FrameData[198] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1673__I1 (.I(\Inst_eFPGA_top.FrameData[198] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[6] (.I(\Inst_eFPGA_top.FrameData[198] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1677__I0 (.I(\Inst_eFPGA_top.FrameData[199] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1675__I1 (.I(\Inst_eFPGA_top.FrameData[199] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[7] (.I(\Inst_eFPGA_top.FrameData[199] ),
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+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[8] (.I(\Inst_eFPGA_top.FrameData[200] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1681__I0 (.I(\Inst_eFPGA_top.FrameData[201] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1679__I1 (.I(\Inst_eFPGA_top.FrameData[201] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[9] (.I(\Inst_eFPGA_top.FrameData[201] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1684__I0 (.I(\Inst_eFPGA_top.FrameData[202] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1681__I1 (.I(\Inst_eFPGA_top.FrameData[202] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[10] (.I(\Inst_eFPGA_top.FrameData[202] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1686__I0 (.I(\Inst_eFPGA_top.FrameData[203] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1684__I1 (.I(\Inst_eFPGA_top.FrameData[203] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[11] (.I(\Inst_eFPGA_top.FrameData[203] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1688__I0 (.I(\Inst_eFPGA_top.FrameData[204] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1686__I1 (.I(\Inst_eFPGA_top.FrameData[204] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[12] (.I(\Inst_eFPGA_top.FrameData[204] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1690__I0 (.I(\Inst_eFPGA_top.FrameData[205] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1688__I1 (.I(\Inst_eFPGA_top.FrameData[205] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[13] (.I(\Inst_eFPGA_top.FrameData[205] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1692__I0 (.I(\Inst_eFPGA_top.FrameData[206] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1690__I1 (.I(\Inst_eFPGA_top.FrameData[206] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[14] (.I(\Inst_eFPGA_top.FrameData[206] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1694__I0 (.I(\Inst_eFPGA_top.FrameData[207] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1692__I1 (.I(\Inst_eFPGA_top.FrameData[207] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[15] (.I(\Inst_eFPGA_top.FrameData[207] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1696__I0 (.I(\Inst_eFPGA_top.FrameData[208] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1694__I1 (.I(\Inst_eFPGA_top.FrameData[208] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[16] (.I(\Inst_eFPGA_top.FrameData[208] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1698__I0 (.I(\Inst_eFPGA_top.FrameData[209] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1696__I1 (.I(\Inst_eFPGA_top.FrameData[209] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[17] (.I(\Inst_eFPGA_top.FrameData[209] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1700__I0 (.I(\Inst_eFPGA_top.FrameData[210] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1698__I1 (.I(\Inst_eFPGA_top.FrameData[210] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[18] (.I(\Inst_eFPGA_top.FrameData[210] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1702__I0 (.I(\Inst_eFPGA_top.FrameData[211] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1700__I1 (.I(\Inst_eFPGA_top.FrameData[211] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[19] (.I(\Inst_eFPGA_top.FrameData[211] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1705__I0 (.I(\Inst_eFPGA_top.FrameData[212] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1702__I1 (.I(\Inst_eFPGA_top.FrameData[212] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[20] (.I(\Inst_eFPGA_top.FrameData[212] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1707__I0 (.I(\Inst_eFPGA_top.FrameData[213] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1705__I1 (.I(\Inst_eFPGA_top.FrameData[213] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[21] (.I(\Inst_eFPGA_top.FrameData[213] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1709__I0 (.I(\Inst_eFPGA_top.FrameData[214] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1707__I1 (.I(\Inst_eFPGA_top.FrameData[214] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[22] (.I(\Inst_eFPGA_top.FrameData[214] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1711__I0 (.I(\Inst_eFPGA_top.FrameData[215] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1709__I1 (.I(\Inst_eFPGA_top.FrameData[215] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1713__I0 (.I(\Inst_eFPGA_top.FrameData[216] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1711__I1 (.I(\Inst_eFPGA_top.FrameData[216] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[24] (.I(\Inst_eFPGA_top.FrameData[216] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1715__I0 (.I(\Inst_eFPGA_top.FrameData[217] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1713__I1 (.I(\Inst_eFPGA_top.FrameData[217] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[25] (.I(\Inst_eFPGA_top.FrameData[217] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1717__I0 (.I(\Inst_eFPGA_top.FrameData[218] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1715__I1 (.I(\Inst_eFPGA_top.FrameData[218] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1719__I0 (.I(\Inst_eFPGA_top.FrameData[219] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1717__I1 (.I(\Inst_eFPGA_top.FrameData[219] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1721__I0 (.I(\Inst_eFPGA_top.FrameData[220] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1719__I1 (.I(\Inst_eFPGA_top.FrameData[220] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1723__I0 (.I(\Inst_eFPGA_top.FrameData[221] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1721__I1 (.I(\Inst_eFPGA_top.FrameData[221] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1725__I0 (.I(\Inst_eFPGA_top.FrameData[222] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1723__I1 (.I(\Inst_eFPGA_top.FrameData[222] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1727__I0 (.I(\Inst_eFPGA_top.FrameData[223] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1725__I1 (.I(\Inst_eFPGA_top.FrameData[223] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameData[31] (.I(\Inst_eFPGA_top.FrameData[223] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1330__I0 (.I(\Inst_eFPGA_top.FrameData[34] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1328__I1 (.I(\Inst_eFPGA_top.FrameData[34] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[2] (.I(\Inst_eFPGA_top.FrameData[34] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1332__I0 (.I(\Inst_eFPGA_top.FrameData[35] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1330__I1 (.I(\Inst_eFPGA_top.FrameData[35] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[35] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1334__I0 (.I(\Inst_eFPGA_top.FrameData[36] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1332__I1 (.I(\Inst_eFPGA_top.FrameData[36] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[4] (.I(\Inst_eFPGA_top.FrameData[36] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1336__I0 (.I(\Inst_eFPGA_top.FrameData[37] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1334__I1 (.I(\Inst_eFPGA_top.FrameData[37] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[5] (.I(\Inst_eFPGA_top.FrameData[37] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1338__I0 (.I(\Inst_eFPGA_top.FrameData[38] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1336__I1 (.I(\Inst_eFPGA_top.FrameData[38] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[6] (.I(\Inst_eFPGA_top.FrameData[38] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1340__I0 (.I(\Inst_eFPGA_top.FrameData[39] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1338__I1 (.I(\Inst_eFPGA_top.FrameData[39] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[7] (.I(\Inst_eFPGA_top.FrameData[39] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1342__I0 (.I(\Inst_eFPGA_top.FrameData[40] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1340__I1 (.I(\Inst_eFPGA_top.FrameData[40] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[8] (.I(\Inst_eFPGA_top.FrameData[40] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1344__I0 (.I(\Inst_eFPGA_top.FrameData[41] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1342__I1 (.I(\Inst_eFPGA_top.FrameData[41] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[9] (.I(\Inst_eFPGA_top.FrameData[41] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1347__I0 (.I(\Inst_eFPGA_top.FrameData[42] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1344__I1 (.I(\Inst_eFPGA_top.FrameData[42] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[10] (.I(\Inst_eFPGA_top.FrameData[42] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1349__I0 (.I(\Inst_eFPGA_top.FrameData[43] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1347__I1 (.I(\Inst_eFPGA_top.FrameData[43] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[11] (.I(\Inst_eFPGA_top.FrameData[43] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1351__I0 (.I(\Inst_eFPGA_top.FrameData[44] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1349__I1 (.I(\Inst_eFPGA_top.FrameData[44] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[12] (.I(\Inst_eFPGA_top.FrameData[44] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1353__I0 (.I(\Inst_eFPGA_top.FrameData[45] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1351__I1 (.I(\Inst_eFPGA_top.FrameData[45] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[13] (.I(\Inst_eFPGA_top.FrameData[45] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1355__I0 (.I(\Inst_eFPGA_top.FrameData[46] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1353__I1 (.I(\Inst_eFPGA_top.FrameData[46] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[14] (.I(\Inst_eFPGA_top.FrameData[46] ),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[15] (.I(\Inst_eFPGA_top.FrameData[47] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1359__I0 (.I(\Inst_eFPGA_top.FrameData[48] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1357__I1 (.I(\Inst_eFPGA_top.FrameData[48] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[16] (.I(\Inst_eFPGA_top.FrameData[48] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1361__I0 (.I(\Inst_eFPGA_top.FrameData[49] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1359__I1 (.I(\Inst_eFPGA_top.FrameData[49] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[17] (.I(\Inst_eFPGA_top.FrameData[49] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1363__I0 (.I(\Inst_eFPGA_top.FrameData[50] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1361__I1 (.I(\Inst_eFPGA_top.FrameData[50] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[18] (.I(\Inst_eFPGA_top.FrameData[50] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1365__I0 (.I(\Inst_eFPGA_top.FrameData[51] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1363__I1 (.I(\Inst_eFPGA_top.FrameData[51] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[19] (.I(\Inst_eFPGA_top.FrameData[51] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1368__I0 (.I(\Inst_eFPGA_top.FrameData[52] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1365__I1 (.I(\Inst_eFPGA_top.FrameData[52] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[20] (.I(\Inst_eFPGA_top.FrameData[52] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1370__I0 (.I(\Inst_eFPGA_top.FrameData[53] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1368__I1 (.I(\Inst_eFPGA_top.FrameData[53] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[21] (.I(\Inst_eFPGA_top.FrameData[53] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1372__I0 (.I(\Inst_eFPGA_top.FrameData[54] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1370__I1 (.I(\Inst_eFPGA_top.FrameData[54] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[22] (.I(\Inst_eFPGA_top.FrameData[54] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1374__I0 (.I(\Inst_eFPGA_top.FrameData[55] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1372__I1 (.I(\Inst_eFPGA_top.FrameData[55] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[23] (.I(\Inst_eFPGA_top.FrameData[55] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1376__I0 (.I(\Inst_eFPGA_top.FrameData[56] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1374__I1 (.I(\Inst_eFPGA_top.FrameData[56] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[24] (.I(\Inst_eFPGA_top.FrameData[56] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1378__I0 (.I(\Inst_eFPGA_top.FrameData[57] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1376__I1 (.I(\Inst_eFPGA_top.FrameData[57] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[25] (.I(\Inst_eFPGA_top.FrameData[57] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1380__I0 (.I(\Inst_eFPGA_top.FrameData[58] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1378__I1 (.I(\Inst_eFPGA_top.FrameData[58] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[26] (.I(\Inst_eFPGA_top.FrameData[58] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1382__I0 (.I(\Inst_eFPGA_top.FrameData[59] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1380__I1 (.I(\Inst_eFPGA_top.FrameData[59] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[27] (.I(\Inst_eFPGA_top.FrameData[59] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1384__I0 (.I(\Inst_eFPGA_top.FrameData[60] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1382__I1 (.I(\Inst_eFPGA_top.FrameData[60] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[28] (.I(\Inst_eFPGA_top.FrameData[60] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1386__I0 (.I(\Inst_eFPGA_top.FrameData[61] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1384__I1 (.I(\Inst_eFPGA_top.FrameData[61] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[29] (.I(\Inst_eFPGA_top.FrameData[61] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1389__I0 (.I(\Inst_eFPGA_top.FrameData[62] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1386__I1 (.I(\Inst_eFPGA_top.FrameData[62] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[30] (.I(\Inst_eFPGA_top.FrameData[62] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA_hold1_I (.I(\Inst_eFPGA_top.FrameData[63] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1391__I0 (.I(\Inst_eFPGA_top.FrameData[63] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_FrameData[31] (.I(\Inst_eFPGA_top.FrameData[63] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1393__I0 (.I(\Inst_eFPGA_top.FrameData[64] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1391__I1 (.I(\Inst_eFPGA_top.FrameData[64] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[0] (.I(\Inst_eFPGA_top.FrameData[64] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1395__I0 (.I(\Inst_eFPGA_top.FrameData[65] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1393__I1 (.I(\Inst_eFPGA_top.FrameData[65] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[1] (.I(\Inst_eFPGA_top.FrameData[65] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1397__I0 (.I(\Inst_eFPGA_top.FrameData[66] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1395__I1 (.I(\Inst_eFPGA_top.FrameData[66] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[2] (.I(\Inst_eFPGA_top.FrameData[66] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1399__I0 (.I(\Inst_eFPGA_top.FrameData[67] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1397__I1 (.I(\Inst_eFPGA_top.FrameData[67] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[67] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1401__I0 (.I(\Inst_eFPGA_top.FrameData[68] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1399__I1 (.I(\Inst_eFPGA_top.FrameData[68] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[4] (.I(\Inst_eFPGA_top.FrameData[68] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1403__I0 (.I(\Inst_eFPGA_top.FrameData[69] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1401__I1 (.I(\Inst_eFPGA_top.FrameData[69] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[5] (.I(\Inst_eFPGA_top.FrameData[69] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1405__I0 (.I(\Inst_eFPGA_top.FrameData[70] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1403__I1 (.I(\Inst_eFPGA_top.FrameData[70] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[6] (.I(\Inst_eFPGA_top.FrameData[70] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1410__I0 (.I(\Inst_eFPGA_top.FrameData[72] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1407__I1 (.I(\Inst_eFPGA_top.FrameData[72] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[8] (.I(\Inst_eFPGA_top.FrameData[72] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1412__I0 (.I(\Inst_eFPGA_top.FrameData[73] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1410__I1 (.I(\Inst_eFPGA_top.FrameData[73] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[9] (.I(\Inst_eFPGA_top.FrameData[73] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1414__I0 (.I(\Inst_eFPGA_top.FrameData[74] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1412__I1 (.I(\Inst_eFPGA_top.FrameData[74] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[10] (.I(\Inst_eFPGA_top.FrameData[74] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1416__I0 (.I(\Inst_eFPGA_top.FrameData[75] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1414__I1 (.I(\Inst_eFPGA_top.FrameData[75] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[11] (.I(\Inst_eFPGA_top.FrameData[75] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1422__I0 (.I(\Inst_eFPGA_top.FrameData[78] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1420__I1 (.I(\Inst_eFPGA_top.FrameData[78] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[14] (.I(\Inst_eFPGA_top.FrameData[78] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1426__I0 (.I(\Inst_eFPGA_top.FrameData[80] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1424__I1 (.I(\Inst_eFPGA_top.FrameData[80] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[16] (.I(\Inst_eFPGA_top.FrameData[80] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1428__I0 (.I(\Inst_eFPGA_top.FrameData[81] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1426__I1 (.I(\Inst_eFPGA_top.FrameData[81] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[17] (.I(\Inst_eFPGA_top.FrameData[81] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1441__I0 (.I(\Inst_eFPGA_top.FrameData[87] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1439__I1 (.I(\Inst_eFPGA_top.FrameData[87] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[23] (.I(\Inst_eFPGA_top.FrameData[87] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1443__I0 (.I(\Inst_eFPGA_top.FrameData[88] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1441__I1 (.I(\Inst_eFPGA_top.FrameData[88] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[24] (.I(\Inst_eFPGA_top.FrameData[88] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1445__I0 (.I(\Inst_eFPGA_top.FrameData[89] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1443__I1 (.I(\Inst_eFPGA_top.FrameData[89] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[25] (.I(\Inst_eFPGA_top.FrameData[89] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1449__I0 (.I(\Inst_eFPGA_top.FrameData[91] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1447__I1 (.I(\Inst_eFPGA_top.FrameData[91] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[27] (.I(\Inst_eFPGA_top.FrameData[91] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1452__I0 (.I(\Inst_eFPGA_top.FrameData[92] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1449__I1 (.I(\Inst_eFPGA_top.FrameData[92] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[28] (.I(\Inst_eFPGA_top.FrameData[92] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1454__I0 (.I(\Inst_eFPGA_top.FrameData[93] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1452__I1 (.I(\Inst_eFPGA_top.FrameData[93] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[29] (.I(\Inst_eFPGA_top.FrameData[93] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1456__I0 (.I(\Inst_eFPGA_top.FrameData[94] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1454__I1 (.I(\Inst_eFPGA_top.FrameData[94] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[30] (.I(\Inst_eFPGA_top.FrameData[94] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1458__I0 (.I(\Inst_eFPGA_top.FrameData[95] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1456__I1 (.I(\Inst_eFPGA_top.FrameData[95] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y2_W_IO_FrameData[31] (.I(\Inst_eFPGA_top.FrameData[95] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1460__I0 (.I(\Inst_eFPGA_top.FrameData[96] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1458__I1 (.I(\Inst_eFPGA_top.FrameData[96] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[0] (.I(\Inst_eFPGA_top.FrameData[96] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1462__I0 (.I(\Inst_eFPGA_top.FrameData[97] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1460__I1 (.I(\Inst_eFPGA_top.FrameData[97] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[1] (.I(\Inst_eFPGA_top.FrameData[97] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1464__I0 (.I(\Inst_eFPGA_top.FrameData[98] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1462__I1 (.I(\Inst_eFPGA_top.FrameData[98] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[2] (.I(\Inst_eFPGA_top.FrameData[98] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1466__I0 (.I(\Inst_eFPGA_top.FrameData[99] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1464__I1 (.I(\Inst_eFPGA_top.FrameData[99] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y3_W_IO_FrameData[3] (.I(\Inst_eFPGA_top.FrameData[99] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[0] (.I(\Inst_eFPGA_top.FrameSelect[0] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single_FrameStrobe[34] (.I(\Inst_eFPGA_top.FrameSelect[106] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single_FrameStrobe[35] (.I(\Inst_eFPGA_top.FrameSelect[107] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[10] (.I(\Inst_eFPGA_top.FrameSelect[10] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[11] (.I(\Inst_eFPGA_top.FrameSelect[11] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[20] (.I(\Inst_eFPGA_top.FrameSelect[128] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[21] (.I(\Inst_eFPGA_top.FrameSelect[129] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[12] (.I(\Inst_eFPGA_top.FrameSelect[12] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[25] (.I(\Inst_eFPGA_top.FrameSelect[133] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[27] (.I(\Inst_eFPGA_top.FrameSelect[135] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[28] (.I(\Inst_eFPGA_top.FrameSelect[136] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_FrameStrobe[29] (.I(\Inst_eFPGA_top.FrameSelect[137] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[13] (.I(\Inst_eFPGA_top.FrameSelect[13] ),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[0] (.I(\Inst_eFPGA_top.FrameSelect[144] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[1] (.I(\Inst_eFPGA_top.FrameSelect[145] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[2] (.I(\Inst_eFPGA_top.FrameSelect[146] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[3] (.I(\Inst_eFPGA_top.FrameSelect[147] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[4] (.I(\Inst_eFPGA_top.FrameSelect[148] ),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[5] (.I(\Inst_eFPGA_top.FrameSelect[149] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[14] (.I(\Inst_eFPGA_top.FrameSelect[14] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[12] (.I(\Inst_eFPGA_top.FrameSelect[156] ),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[14] (.I(\Inst_eFPGA_top.FrameSelect[158] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_FrameStrobe[15] (.I(\Inst_eFPGA_top.FrameSelect[159] ),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y7_S_term_single_FrameStrobe[3] (.I(\Inst_eFPGA_top.FrameSelect[183] ),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_S_term_single_FrameStrobe[2] (.I(\Inst_eFPGA_top.FrameSelect[218] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_S_term_single_FrameStrobe[3] (.I(\Inst_eFPGA_top.FrameSelect[219] ),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_FrameStrobe[21] (.I(\Inst_eFPGA_top.FrameSelect[21] ),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_OutputEnable (.I(net2),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single_OutputEnable (.I(net2),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y7_S_term_single_OutputEnable (.I(net2),
+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y6_W_IO_UserCLK (.I(net2),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y6_E_IO_A_O_top (.I(net4),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X7Y1_E_IO_A_O_top (.I(net24),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_B_O_top (.I(net25),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X0Y1_W_IO_A_O_top (.I(net26),
+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1877__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1878__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1872__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1873__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1870__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1871__CLK (.I(clknet_leaf_24_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1825__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1821__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1820__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1849__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1822__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1819__CLK (.I(clknet_leaf_26_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1831__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1830__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1827__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1829__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1828__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1824__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1823__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1826__CLK (.I(clknet_leaf_27_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1848__CLK (.I(clknet_leaf_28_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1818__CLK (.I(clknet_leaf_28_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1833__CLK (.I(clknet_leaf_28_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1832__CLK (.I(clknet_leaf_28_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1839__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1838__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1837__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1834__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1847__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1836__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1846__CLK (.I(clknet_leaf_29_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1794__CLK (.I(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1791__CLK (.I(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1793__CLK (.I(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1792__CLK (.I(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1790__CLK (.I(clknet_leaf_33_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1800__CLK (.I(clknet_leaf_34_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1798__CLK (.I(clknet_leaf_34_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1799__CLK (.I(clknet_leaf_34_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1797__CLK (.I(clknet_leaf_34_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1805__CLK (.I(clknet_leaf_35_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1802__CLK (.I(clknet_leaf_35_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1803__CLK (.I(clknet_leaf_35_io_in[5]),
+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1810__CLK (.I(clknet_leaf_36_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1809__CLK (.I(clknet_leaf_36_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1806__CLK (.I(clknet_leaf_36_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1808__CLK (.I(clknet_leaf_36_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1812__CLK (.I(clknet_leaf_37_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1813__CLK (.I(clknet_leaf_37_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1811__CLK (.I(clknet_leaf_37_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1981__CLK (.I(clknet_leaf_38_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X6Y7_S_term_single_UserCLK (.I(clknet_leaf_38_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X5Y7_S_term_single_UserCLK (.I(clknet_leaf_42_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1992__CLK (.I(clknet_leaf_42_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1991__CLK (.I(clknet_leaf_43_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1990__CLK (.I(clknet_leaf_43_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1989__CLK (.I(clknet_leaf_43_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1987__CLK (.I(clknet_leaf_43_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_1_0_io_in[5]_I (.I(clknet_1_0_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_0_0_io_in[5]_I (.I(clknet_1_0_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_3_0_io_in[5]_I (.I(clknet_1_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_2_0_io_in[5]_I (.I(clknet_1_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_0_3_io_in[5]_I (.I(clknet_2_0_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X1Y7_S_term_single_UserCLK (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X2Y7_S_term_single_UserCLK (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna ANTENNA__1977__CLK (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_12_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_11_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_10_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_9_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_8_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_7_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_6_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_5_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_4_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_3_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_2_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_1_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_0_io_in[5]_I (.I(clknet_2_0_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_1_1_io_in[5]_I (.I(clknet_2_1_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X3Y7_S_term_single_UserCLK (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_Inst_eFPGA_top.Inst_eFPGA.Tile_X4Y7_S_term_single_UserCLK (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_46_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_45_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_7_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_6_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_5_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_3_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_0_io_in[5]_I (.I(clknet_2_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_2_1_io_in[5]_I (.I(clknet_2_2_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_2_2_io_in[5]_I (.I(clknet_2_2_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_2_3_io_in[5]_I (.I(clknet_2_2_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_10_0_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_9_0_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_8_0_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_32_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_31_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_30_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_28_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_27_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_26_io_in[5]_I (.I(clknet_2_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_2_3_3_io_in[5]_I (.I(clknet_2_3_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_12_0_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_11_0_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_25_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_24_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_23_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_22_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_21_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_20_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_19_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_18_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_17_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_16_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_15_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_leaf_14_io_in[5]_I (.I(clknet_2_3_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_1_io_in[5]_I (.I(clknet_opt_1_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_2_io_in[5]_I (.I(clknet_opt_1_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_3_io_in[5]_I (.I(clknet_opt_1_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_4_io_in[5]_I (.I(clknet_opt_1_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_5_io_in[5]_I (.I(clknet_opt_1_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_1_6_io_in[5]_I (.I(clknet_opt_1_5_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_1_io_in[5]_I (.I(clknet_opt_2_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_2_io_in[5]_I (.I(clknet_opt_2_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_3_io_in[5]_I (.I(clknet_opt_2_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_4_io_in[5]_I (.I(clknet_opt_2_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_2_5_io_in[5]_I (.I(clknet_opt_2_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_3_1_io_in[5]_I (.I(clknet_opt_3_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_3_3_io_in[5]_I (.I(clknet_opt_3_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_3_5_io_in[5]_I (.I(clknet_opt_3_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_1_io_in[5]_I (.I(clknet_opt_4_0_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_2_io_in[5]_I (.I(clknet_opt_4_1_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_3_io_in[5]_I (.I(clknet_opt_4_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_4_io_in[5]_I (.I(clknet_opt_4_3_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_4_5_io_in[5]_I (.I(clknet_opt_4_4_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
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+ .VDD(vdd),
+ .VSS(vss));
+ gf180mcu_fd_sc_mcu7t5v0__antenna \ANTENNA_clkbuf_opt_12_3_io_in[5]_I (.I(clknet_opt_12_2_io_in[5]),
+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VDD(vdd),
+ .VSS(vss));
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+ .VSS(vss));
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+ assign la_data_out[26] = net122;
+ assign la_data_out[27] = net123;
+ assign la_data_out[28] = net124;
+ assign la_data_out[29] = net125;
+ assign la_data_out[2] = net98;
+ assign la_data_out[30] = net126;
+ assign la_data_out[31] = net127;
+ assign la_data_out[32] = net128;
+ assign la_data_out[33] = net129;
+ assign la_data_out[34] = net130;
+ assign la_data_out[35] = net131;
+ assign la_data_out[36] = net132;
+ assign la_data_out[37] = net133;
+ assign la_data_out[38] = net134;
+ assign la_data_out[39] = net135;
+ assign la_data_out[3] = net99;
+ assign la_data_out[40] = net136;
+ assign la_data_out[41] = net137;
+ assign la_data_out[42] = net138;
+ assign la_data_out[43] = net139;
+ assign la_data_out[44] = net140;
+ assign la_data_out[45] = net141;
+ assign la_data_out[46] = net142;
+ assign la_data_out[47] = net143;
+ assign la_data_out[48] = net144;
+ assign la_data_out[49] = net145;
+ assign la_data_out[4] = net100;
+ assign la_data_out[50] = net146;
+ assign la_data_out[51] = net147;
+ assign la_data_out[52] = net148;
+ assign la_data_out[53] = net149;
+ assign la_data_out[54] = net150;
+ assign la_data_out[55] = net151;
+ assign la_data_out[56] = net152;
+ assign la_data_out[57] = net153;
+ assign la_data_out[58] = net154;
+ assign la_data_out[59] = net155;
+ assign la_data_out[5] = net101;
+ assign la_data_out[60] = net156;
+ assign la_data_out[61] = net157;
+ assign la_data_out[62] = net158;
+ assign la_data_out[63] = net159;
+ assign la_data_out[6] = net102;
+ assign la_data_out[7] = net103;
+ assign la_data_out[8] = net104;
+ assign la_data_out[9] = net105;
+ assign user_irq[0] = net160;
+ assign user_irq[1] = net161;
+ assign user_irq[2] = net162;
+ assign wbs_ack_o = net163;
+ assign wbs_dat_o[0] = net164;
+ assign wbs_dat_o[10] = net174;
+ assign wbs_dat_o[11] = net175;
+ assign wbs_dat_o[12] = net176;
+ assign wbs_dat_o[13] = net177;
+ assign wbs_dat_o[14] = net178;
+ assign wbs_dat_o[15] = net179;
+ assign wbs_dat_o[16] = net180;
+ assign wbs_dat_o[17] = net181;
+ assign wbs_dat_o[18] = net182;
+ assign wbs_dat_o[19] = net183;
+ assign wbs_dat_o[1] = net165;
+ assign wbs_dat_o[20] = net184;
+ assign wbs_dat_o[21] = net185;
+ assign wbs_dat_o[22] = net186;
+ assign wbs_dat_o[23] = net187;
+ assign wbs_dat_o[24] = net188;
+ assign wbs_dat_o[25] = net189;
+ assign wbs_dat_o[26] = net190;
+ assign wbs_dat_o[27] = net191;
+ assign wbs_dat_o[28] = net192;
+ assign wbs_dat_o[29] = net193;
+ assign wbs_dat_o[2] = net166;
+ assign wbs_dat_o[30] = net194;
+ assign wbs_dat_o[31] = net195;
+ assign wbs_dat_o[3] = net167;
+ assign wbs_dat_o[4] = net168;
+ assign wbs_dat_o[5] = net169;
+ assign wbs_dat_o[6] = net170;
+ assign wbs_dat_o[7] = net171;
+ assign wbs_dat_o[8] = net172;
+ assign wbs_dat_o[9] = net173;
endmodule
diff --git a/verilog/rtl/eFPGA_top.v b/verilog/rtl/eFPGA_top.v
new file mode 100644
index 0000000..158dbad
--- /dev/null
+++ b/verilog/rtl/eFPGA_top.v
@@ -0,0 +1,184 @@
+// SPDX-FileCopyrightText:
+// 2022 Nguyen Dao
+// 2022 Myrtle Shah
+//
+// Licensed under the Apache License, Version 2.0 (the "License");
+// you may not use this file except in compliance with the License.
+// You may obtain a copy of the License at
+//
+// http://www.apache.org/licenses/LICENSE-2.0
+//
+// Unless required by applicable law or agreed to in writing, software
+// distributed under the License is distributed on an "AS IS" BASIS,
+// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
+// See the License for the specific language governing permissions and
+// limitations under the License.
+//
+// SPDX-License-Identifier: Apache-2.0
+
+module eFPGA_top (I_top, T_top, O_top, A_config_C, B_config_C, CLK, OutputEnable, FrameRegister, FrameSelect);
+
+ localparam include_eFPGA = 1;
+ localparam NumberOfRows = 6;
+ localparam NumberOfCols = 8;
+ localparam FrameBitsPerRow = 32;
+ localparam MaxFramesPerCol = 36;
+ localparam desync_flag = 20;
+ localparam FrameSelectWidth = 5;
+ localparam RowSelectWidth = 5;
+
+ // External USER ports
+ //inout [16-1:0] PAD; // these are for Dirk and go to the pad ring
+ output wire [24-1:0] I_top;
+ output wire [24-1:0] T_top;
+ input wire [24-1:0] O_top;
+ output wire [24-1:0] A_config_C;
+ output wire [24-1:0] B_config_C;
+
+ input wire [192-1:0] FrameRegister;
+ input wire [288-1:0] FrameSelect;
+
+ input wire CLK; // This clock can go to the CPU (connects to the fabric LUT output flops
+ input wire OutputEnable; // This clock can go to the CPU (connects to the fabric LUT output flops
+
+ wire [(FrameBitsPerRow*(NumberOfRows+2))-1:0] FrameData;
+
+ // L: if include_eFPGA = 1 generate
+
+ eFPGA Inst_eFPGA(
+ .Tile_X0Y1_A_I_top(I_top[23]),
+ .Tile_X0Y1_B_I_top(I_top[22]),
+ .Tile_X7Y1_A_I_top(I_top[21]),
+ .Tile_X7Y1_B_I_top(I_top[20]),
+ .Tile_X0Y2_A_I_top(I_top[19]),
+ .Tile_X0Y2_B_I_top(I_top[18]),
+ .Tile_X7Y2_A_I_top(I_top[17]),
+ .Tile_X7Y2_B_I_top(I_top[16]),
+ .Tile_X0Y3_A_I_top(I_top[15]),
+ .Tile_X0Y3_B_I_top(I_top[14]),
+ .Tile_X7Y3_A_I_top(I_top[13]),
+ .Tile_X7Y3_B_I_top(I_top[12]),
+ .Tile_X0Y4_A_I_top(I_top[11]),
+ .Tile_X0Y4_B_I_top(I_top[10]),
+ .Tile_X7Y4_A_I_top(I_top[9]),
+ .Tile_X7Y4_B_I_top(I_top[8]),
+ .Tile_X0Y5_A_I_top(I_top[7]),
+ .Tile_X0Y5_B_I_top(I_top[6]),
+ .Tile_X7Y5_A_I_top(I_top[5]),
+ .Tile_X7Y5_B_I_top(I_top[4]),
+ .Tile_X0Y6_A_I_top(I_top[3]),
+ .Tile_X0Y6_B_I_top(I_top[2]),
+ .Tile_X7Y6_A_I_top(I_top[1]),
+ .Tile_X7Y6_B_I_top(I_top[0]),
+
+ .Tile_X0Y1_A_T_top(T_top[23]),
+ .Tile_X0Y1_B_T_top(T_top[22]),
+ .Tile_X7Y1_A_T_top(T_top[21]),
+ .Tile_X7Y1_B_T_top(T_top[20]),
+ .Tile_X0Y2_A_T_top(T_top[19]),
+ .Tile_X0Y2_B_T_top(T_top[18]),
+ .Tile_X7Y2_A_T_top(T_top[17]),
+ .Tile_X7Y2_B_T_top(T_top[16]),
+ .Tile_X0Y3_A_T_top(T_top[15]),
+ .Tile_X0Y3_B_T_top(T_top[14]),
+ .Tile_X7Y3_A_T_top(T_top[13]),
+ .Tile_X7Y3_B_T_top(T_top[12]),
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+ .Tile_X0Y4_B_T_top(T_top[10]),
+ .Tile_X7Y4_A_T_top(T_top[9]),
+ .Tile_X7Y4_B_T_top(T_top[8]),
+ .Tile_X0Y5_A_T_top(T_top[7]),
+ .Tile_X0Y5_B_T_top(T_top[6]),
+ .Tile_X7Y5_A_T_top(T_top[5]),
+ .Tile_X7Y5_B_T_top(T_top[4]),
+ .Tile_X0Y6_A_T_top(T_top[3]),
+ .Tile_X0Y6_B_T_top(T_top[2]),
+ .Tile_X7Y6_A_T_top(T_top[1]),
+ .Tile_X7Y6_B_T_top(T_top[0]),
+
+ .Tile_X0Y1_A_O_top(O_top[23]),
+ .Tile_X0Y1_B_O_top(O_top[22]),
+ .Tile_X7Y1_A_O_top(O_top[21]),
+ .Tile_X7Y1_B_O_top(O_top[20]),
+ .Tile_X0Y2_A_O_top(O_top[19]),
+ .Tile_X0Y2_B_O_top(O_top[18]),
+ .Tile_X7Y2_A_O_top(O_top[17]),
+ .Tile_X7Y2_B_O_top(O_top[16]),
+ .Tile_X0Y3_A_O_top(O_top[15]),
+ .Tile_X0Y3_B_O_top(O_top[14]),
+ .Tile_X7Y3_A_O_top(O_top[13]),
+ .Tile_X7Y3_B_O_top(O_top[12]),
+ .Tile_X0Y4_A_O_top(O_top[11]),
+ .Tile_X0Y4_B_O_top(O_top[10]),
+ .Tile_X7Y4_A_O_top(O_top[9]),
+ .Tile_X7Y4_B_O_top(O_top[8]),
+ .Tile_X0Y5_A_O_top(O_top[7]),
+ .Tile_X0Y5_B_O_top(O_top[6]),
+ .Tile_X7Y5_A_O_top(O_top[5]),
+ .Tile_X7Y5_B_O_top(O_top[4]),
+ .Tile_X0Y6_A_O_top(O_top[3]),
+ .Tile_X0Y6_B_O_top(O_top[2]),
+ .Tile_X7Y6_A_O_top(O_top[1]),
+ .Tile_X7Y6_B_O_top(O_top[0]),
+
+ .Tile_X0Y1_A_config_C_bit0(A_config_C[23]),
+ .Tile_X0Y1_A_config_C_bit1(A_config_C[22]),
+ .Tile_X0Y1_A_config_C_bit2(A_config_C[21]),
+ .Tile_X0Y1_A_config_C_bit3(A_config_C[20]),
+ .Tile_X0Y2_A_config_C_bit0(A_config_C[19]),
+ .Tile_X0Y2_A_config_C_bit1(A_config_C[18]),
+ .Tile_X0Y2_A_config_C_bit2(A_config_C[17]),
+ .Tile_X0Y2_A_config_C_bit3(A_config_C[16]),
+ .Tile_X0Y3_A_config_C_bit0(A_config_C[15]),
+ .Tile_X0Y3_A_config_C_bit1(A_config_C[14]),
+ .Tile_X0Y3_A_config_C_bit2(A_config_C[13]),
+ .Tile_X0Y3_A_config_C_bit3(A_config_C[12]),
+ .Tile_X0Y4_A_config_C_bit0(A_config_C[11]),
+ .Tile_X0Y4_A_config_C_bit1(A_config_C[10]),
+ .Tile_X0Y4_A_config_C_bit2(A_config_C[9]),
+ .Tile_X0Y4_A_config_C_bit3(A_config_C[8]),
+ .Tile_X0Y5_A_config_C_bit0(A_config_C[7]),
+ .Tile_X0Y5_A_config_C_bit1(A_config_C[6]),
+ .Tile_X0Y5_A_config_C_bit2(A_config_C[5]),
+ .Tile_X0Y5_A_config_C_bit3(A_config_C[4]),
+ .Tile_X0Y6_A_config_C_bit0(A_config_C[3]),
+ .Tile_X0Y6_A_config_C_bit1(A_config_C[2]),
+ .Tile_X0Y6_A_config_C_bit2(A_config_C[1]),
+ .Tile_X0Y6_A_config_C_bit3(A_config_C[0]),
+
+ .Tile_X0Y1_B_config_C_bit0(B_config_C[23]),
+ .Tile_X0Y1_B_config_C_bit1(B_config_C[22]),
+ .Tile_X0Y1_B_config_C_bit2(B_config_C[21]),
+ .Tile_X0Y1_B_config_C_bit3(B_config_C[20]),
+ .Tile_X0Y2_B_config_C_bit0(B_config_C[19]),
+ .Tile_X0Y2_B_config_C_bit1(B_config_C[18]),
+ .Tile_X0Y2_B_config_C_bit2(B_config_C[17]),
+ .Tile_X0Y2_B_config_C_bit3(B_config_C[16]),
+ .Tile_X0Y3_B_config_C_bit0(B_config_C[15]),
+ .Tile_X0Y3_B_config_C_bit1(B_config_C[14]),
+ .Tile_X0Y3_B_config_C_bit2(B_config_C[13]),
+ .Tile_X0Y3_B_config_C_bit3(B_config_C[12]),
+ .Tile_X0Y4_B_config_C_bit0(B_config_C[11]),
+ .Tile_X0Y4_B_config_C_bit1(B_config_C[10]),
+ .Tile_X0Y4_B_config_C_bit2(B_config_C[9]),
+ .Tile_X0Y4_B_config_C_bit3(B_config_C[8]),
+ .Tile_X0Y5_B_config_C_bit0(B_config_C[7]),
+ .Tile_X0Y5_B_config_C_bit1(B_config_C[6]),
+ .Tile_X0Y5_B_config_C_bit2(B_config_C[5]),
+ .Tile_X0Y5_B_config_C_bit3(B_config_C[4]),
+ .Tile_X0Y6_B_config_C_bit0(B_config_C[3]),
+ .Tile_X0Y6_B_config_C_bit1(B_config_C[2]),
+ .Tile_X0Y6_B_config_C_bit2(B_config_C[1]),
+ .Tile_X0Y6_B_config_C_bit3(B_config_C[0]),
+
+ //declarations
+ .UserCLK(CLK),
+ .OutputEnable(OutputEnable),
+ .FrameData(FrameData),
+ .FrameStrobe(FrameSelect)
+ );
+
+ assign FrameData = {32'h12345678,FrameRegister,32'h12345678};
+
+endmodule
+
diff --git a/verilog/rtl/fabric.v b/verilog/rtl/fabric.v
new file mode 100644
index 0000000..1113ae8
--- /dev/null
+++ b/verilog/rtl/fabric.v
@@ -0,0 +1,3976 @@
+// SPDX-FileCopyrightText:
+// 2022 Nguyen Dao
+// 2022 Myrtle Shah
+//
+// Licensed under the Apache License, Version 2.0 (the "License");
+// you may not use this file except in compliance with the License.
+// You may obtain a copy of the License at
+//
+// http://www.apache.org/licenses/LICENSE-2.0
+//
+// Unless required by applicable law or agreed to in writing, software
+// distributed under the License is distributed on an "AS IS" BASIS,
+// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
+// See the License for the specific language governing permissions and
+// limitations under the License.
+//
+// SPDX-License-Identifier: Apache-2.0
+
+ //External IO ports exported directly from the corresponding tiles
+module eFPGA (Tile_X0Y1_A_I_top, Tile_X0Y1_A_T_top, Tile_X0Y1_A_O_top, UserCLK, Tile_X0Y1_B_I_top, Tile_X0Y1_B_T_top, Tile_X0Y1_B_O_top, Tile_X0Y1_A_config_C_bit0, Tile_X0Y1_A_config_C_bit1, Tile_X0Y1_A_config_C_bit2, Tile_X0Y1_A_config_C_bit3, Tile_X0Y1_B_config_C_bit0, Tile_X0Y1_B_config_C_bit1, Tile_X0Y1_B_config_C_bit2, Tile_X0Y1_B_config_C_bit3, Tile_X7Y1_A_I_top, Tile_X7Y1_A_T_top, Tile_X7Y1_A_O_top, Tile_X7Y1_B_I_top, Tile_X7Y1_B_T_top, Tile_X7Y1_B_O_top, Tile_X7Y1_A_config_C_bit0, Tile_X7Y1_A_config_C_bit1, Tile_X7Y1_A_config_C_bit2, Tile_X7Y1_A_config_C_bit3, Tile_X7Y1_B_config_C_bit0, Tile_X7Y1_B_config_C_bit1, Tile_X7Y1_B_config_C_bit2, Tile_X7Y1_B_config_C_bit3, Tile_X0Y2_A_I_top, Tile_X0Y2_A_T_top, Tile_X0Y2_A_O_top, Tile_X0Y2_B_I_top, Tile_X0Y2_B_T_top, Tile_X0Y2_B_O_top, Tile_X0Y2_A_config_C_bit0, Tile_X0Y2_A_config_C_bit1, Tile_X0Y2_A_config_C_bit2, Tile_X0Y2_A_config_C_bit3, Tile_X0Y2_B_config_C_bit0, Tile_X0Y2_B_config_C_bit1, Tile_X0Y2_B_config_C_bit2, Tile_X0Y2_B_config_C_bit3, Tile_X7Y2_A_I_top, Tile_X7Y2_A_T_top, Tile_X7Y2_A_O_top, Tile_X7Y2_B_I_top, Tile_X7Y2_B_T_top, Tile_X7Y2_B_O_top, Tile_X7Y2_A_config_C_bit0, Tile_X7Y2_A_config_C_bit1, Tile_X7Y2_A_config_C_bit2, Tile_X7Y2_A_config_C_bit3, Tile_X7Y2_B_config_C_bit0, Tile_X7Y2_B_config_C_bit1, Tile_X7Y2_B_config_C_bit2, Tile_X7Y2_B_config_C_bit3, Tile_X0Y3_A_I_top, Tile_X0Y3_A_T_top, Tile_X0Y3_A_O_top, Tile_X0Y3_B_I_top, Tile_X0Y3_B_T_top, Tile_X0Y3_B_O_top, Tile_X0Y3_A_config_C_bit0, Tile_X0Y3_A_config_C_bit1, Tile_X0Y3_A_config_C_bit2, Tile_X0Y3_A_config_C_bit3, Tile_X0Y3_B_config_C_bit0, Tile_X0Y3_B_config_C_bit1, Tile_X0Y3_B_config_C_bit2, Tile_X0Y3_B_config_C_bit3, Tile_X7Y3_A_I_top, Tile_X7Y3_A_T_top, Tile_X7Y3_A_O_top, Tile_X7Y3_B_I_top, Tile_X7Y3_B_T_top, Tile_X7Y3_B_O_top, Tile_X7Y3_A_config_C_bit0, Tile_X7Y3_A_config_C_bit1, Tile_X7Y3_A_config_C_bit2, Tile_X7Y3_A_config_C_bit3, Tile_X7Y3_B_config_C_bit0, Tile_X7Y3_B_config_C_bit1, Tile_X7Y3_B_config_C_bit2, Tile_X7Y3_B_config_C_bit3, Tile_X0Y4_A_I_top, Tile_X0Y4_A_T_top, Tile_X0Y4_A_O_top, Tile_X0Y4_B_I_top, Tile_X0Y4_B_T_top, Tile_X0Y4_B_O_top, Tile_X0Y4_A_config_C_bit0, Tile_X0Y4_A_config_C_bit1, Tile_X0Y4_A_config_C_bit2, Tile_X0Y4_A_config_C_bit3, Tile_X0Y4_B_config_C_bit0, Tile_X0Y4_B_config_C_bit1, Tile_X0Y4_B_config_C_bit2, Tile_X0Y4_B_config_C_bit3, Tile_X7Y4_A_I_top, Tile_X7Y4_A_T_top, Tile_X7Y4_A_O_top, Tile_X7Y4_B_I_top, Tile_X7Y4_B_T_top, Tile_X7Y4_B_O_top, Tile_X7Y4_A_config_C_bit0, Tile_X7Y4_A_config_C_bit1, Tile_X7Y4_A_config_C_bit2, Tile_X7Y4_A_config_C_bit3, Tile_X7Y4_B_config_C_bit0, Tile_X7Y4_B_config_C_bit1, Tile_X7Y4_B_config_C_bit2, Tile_X7Y4_B_config_C_bit3, Tile_X0Y5_A_I_top, Tile_X0Y5_A_T_top, Tile_X0Y5_A_O_top, Tile_X0Y5_B_I_top, Tile_X0Y5_B_T_top, Tile_X0Y5_B_O_top, Tile_X0Y5_A_config_C_bit0, Tile_X0Y5_A_config_C_bit1, Tile_X0Y5_A_config_C_bit2, Tile_X0Y5_A_config_C_bit3, Tile_X0Y5_B_config_C_bit0, Tile_X0Y5_B_config_C_bit1, Tile_X0Y5_B_config_C_bit2, Tile_X0Y5_B_config_C_bit3, Tile_X7Y5_A_I_top, Tile_X7Y5_A_T_top, Tile_X7Y5_A_O_top, Tile_X7Y5_B_I_top, Tile_X7Y5_B_T_top, Tile_X7Y5_B_O_top, Tile_X7Y5_A_config_C_bit0, Tile_X7Y5_A_config_C_bit1, Tile_X7Y5_A_config_C_bit2, Tile_X7Y5_A_config_C_bit3, Tile_X7Y5_B_config_C_bit0, Tile_X7Y5_B_config_C_bit1, Tile_X7Y5_B_config_C_bit2, Tile_X7Y5_B_config_C_bit3, Tile_X0Y6_A_I_top, Tile_X0Y6_A_T_top, Tile_X0Y6_A_O_top, Tile_X0Y6_B_I_top, Tile_X0Y6_B_T_top, Tile_X0Y6_B_O_top, Tile_X0Y6_A_config_C_bit0, Tile_X0Y6_A_config_C_bit1, Tile_X0Y6_A_config_C_bit2, Tile_X0Y6_A_config_C_bit3, Tile_X0Y6_B_config_C_bit0, Tile_X0Y6_B_config_C_bit1, Tile_X0Y6_B_config_C_bit2, Tile_X0Y6_B_config_C_bit3, Tile_X7Y6_A_I_top, Tile_X7Y6_A_T_top, Tile_X7Y6_A_O_top, Tile_X7Y6_B_I_top, Tile_X7Y6_B_T_top, Tile_X7Y6_B_O_top, Tile_X7Y6_A_config_C_bit0, Tile_X7Y6_A_config_C_bit1, Tile_X7Y6_A_config_C_bit2, Tile_X7Y6_A_config_C_bit3, Tile_X7Y6_B_config_C_bit0, Tile_X7Y6_B_config_C_bit1, Tile_X7Y6_B_config_C_bit2, Tile_X7Y6_B_config_C_bit3, OutputEnable, FrameData, FrameStrobe);
+ parameter MaxFramesPerCol = 36;
+ parameter FrameBitsPerRow = 32;
+ parameter NoConfigBits = 0;
+ output Tile_X0Y1_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y1_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y1_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input UserCLK; //EXTERNAL //SHARED_PORT //## the EXTERNAL keyword will send this signal all the way to top and the --SHARED Allows multiple BELs usg the same port (e.g. for exportg a clock to the top)
+ output Tile_X0Y1_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y1_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y1_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y1_A_config_C_bit0; //EXTERNAL
+ output Tile_X0Y1_A_config_C_bit1; //EXTERNAL
+ output Tile_X0Y1_A_config_C_bit2; //EXTERNAL
+ output Tile_X0Y1_A_config_C_bit3; //EXTERNAL
+ output Tile_X0Y1_B_config_C_bit0; //EXTERNAL
+ output Tile_X0Y1_B_config_C_bit1; //EXTERNAL
+ output Tile_X0Y1_B_config_C_bit2; //EXTERNAL
+ output Tile_X0Y1_B_config_C_bit3; //EXTERNAL
+ output Tile_X7Y1_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y1_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y1_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y1_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y1_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y1_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y1_A_config_C_bit0; //EXTERNAL
+ output Tile_X7Y1_A_config_C_bit1; //EXTERNAL
+ output Tile_X7Y1_A_config_C_bit2; //EXTERNAL
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+ output Tile_X7Y1_B_config_C_bit0; //EXTERNAL
+ output Tile_X7Y1_B_config_C_bit1; //EXTERNAL
+ output Tile_X7Y1_B_config_C_bit2; //EXTERNAL
+ output Tile_X7Y1_B_config_C_bit3; //EXTERNAL
+ output Tile_X0Y2_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y2_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y2_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y2_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y2_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y2_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y2_A_config_C_bit0; //EXTERNAL
+ output Tile_X0Y2_A_config_C_bit1; //EXTERNAL
+ output Tile_X0Y2_A_config_C_bit2; //EXTERNAL
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+ output Tile_X0Y2_B_config_C_bit0; //EXTERNAL
+ output Tile_X0Y2_B_config_C_bit1; //EXTERNAL
+ output Tile_X0Y2_B_config_C_bit2; //EXTERNAL
+ output Tile_X0Y2_B_config_C_bit3; //EXTERNAL
+ output Tile_X7Y2_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y2_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y2_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y2_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y2_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y2_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y2_A_config_C_bit0; //EXTERNAL
+ output Tile_X7Y2_A_config_C_bit1; //EXTERNAL
+ output Tile_X7Y2_A_config_C_bit2; //EXTERNAL
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+ output Tile_X7Y2_B_config_C_bit0; //EXTERNAL
+ output Tile_X7Y2_B_config_C_bit1; //EXTERNAL
+ output Tile_X7Y2_B_config_C_bit2; //EXTERNAL
+ output Tile_X7Y2_B_config_C_bit3; //EXTERNAL
+ output Tile_X0Y3_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y3_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y3_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y3_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y3_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y3_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y3_A_config_C_bit0; //EXTERNAL
+ output Tile_X0Y3_A_config_C_bit1; //EXTERNAL
+ output Tile_X0Y3_A_config_C_bit2; //EXTERNAL
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+ output Tile_X0Y3_B_config_C_bit0; //EXTERNAL
+ output Tile_X0Y3_B_config_C_bit1; //EXTERNAL
+ output Tile_X0Y3_B_config_C_bit2; //EXTERNAL
+ output Tile_X0Y3_B_config_C_bit3; //EXTERNAL
+ output Tile_X7Y3_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y3_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y3_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y3_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y3_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y3_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y3_A_config_C_bit0; //EXTERNAL
+ output Tile_X7Y3_A_config_C_bit1; //EXTERNAL
+ output Tile_X7Y3_A_config_C_bit2; //EXTERNAL
+ output Tile_X7Y3_A_config_C_bit3; //EXTERNAL
+ output Tile_X7Y3_B_config_C_bit0; //EXTERNAL
+ output Tile_X7Y3_B_config_C_bit1; //EXTERNAL
+ output Tile_X7Y3_B_config_C_bit2; //EXTERNAL
+ output Tile_X7Y3_B_config_C_bit3; //EXTERNAL
+ output Tile_X0Y4_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y4_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y4_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y4_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y4_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y4_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y4_A_config_C_bit0; //EXTERNAL
+ output Tile_X0Y4_A_config_C_bit1; //EXTERNAL
+ output Tile_X0Y4_A_config_C_bit2; //EXTERNAL
+ output Tile_X0Y4_A_config_C_bit3; //EXTERNAL
+ output Tile_X0Y4_B_config_C_bit0; //EXTERNAL
+ output Tile_X0Y4_B_config_C_bit1; //EXTERNAL
+ output Tile_X0Y4_B_config_C_bit2; //EXTERNAL
+ output Tile_X0Y4_B_config_C_bit3; //EXTERNAL
+ output Tile_X7Y4_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y4_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y4_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y4_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y4_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y4_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y4_A_config_C_bit0; //EXTERNAL
+ output Tile_X7Y4_A_config_C_bit1; //EXTERNAL
+ output Tile_X7Y4_A_config_C_bit2; //EXTERNAL
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+ output Tile_X7Y4_B_config_C_bit0; //EXTERNAL
+ output Tile_X7Y4_B_config_C_bit1; //EXTERNAL
+ output Tile_X7Y4_B_config_C_bit2; //EXTERNAL
+ output Tile_X7Y4_B_config_C_bit3; //EXTERNAL
+ output Tile_X0Y5_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y5_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y5_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y5_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y5_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y5_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y5_A_config_C_bit0; //EXTERNAL
+ output Tile_X0Y5_A_config_C_bit1; //EXTERNAL
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+ output Tile_X7Y5_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y5_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y5_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y5_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y5_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y5_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y5_A_config_C_bit0; //EXTERNAL
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+ output Tile_X0Y6_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y6_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y6_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y6_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y6_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X0Y6_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X0Y6_A_config_C_bit0; //EXTERNAL
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+ output Tile_X7Y6_A_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y6_A_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y6_A_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y6_B_I_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y6_B_T_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ input Tile_X7Y6_B_O_top; //EXTERNAL has to ge to top-level entity not the switch matrix
+ output Tile_X7Y6_A_config_C_bit0; //EXTERNAL
+ output Tile_X7Y6_A_config_C_bit1; //EXTERNAL
+ output Tile_X7Y6_A_config_C_bit2; //EXTERNAL
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+ output Tile_X7Y6_B_config_C_bit2; //EXTERNAL
+ output Tile_X7Y6_B_config_C_bit3; //EXTERNAL
+ input [(FrameBitsPerRow*8)-1:0] FrameData; // CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ input [(MaxFramesPerCol*8)-1:0] FrameStrobe; // CONFIG_PORT this is a keyword needed to connect the tile to the bitstream frame register
+ input OutputEnable;
+ //global
+
+
+//signal declarations
+ wire Tile_X0Y0_UserCLKo;
+ wire Tile_X0Y0_OutputEnable_O;
+ wire Tile_X1Y0_UserCLKo;
+ wire Tile_X1Y0_OutputEnable_O;
+ wire Tile_X2Y0_UserCLKo;
+ wire Tile_X2Y0_OutputEnable_O;
+ wire Tile_X3Y0_UserCLKo;
+ wire Tile_X3Y0_OutputEnable_O;
+ wire Tile_X4Y0_UserCLKo;
+ wire Tile_X4Y0_OutputEnable_O;
+ wire Tile_X5Y0_UserCLKo;
+ wire Tile_X5Y0_OutputEnable_O;
+ wire Tile_X6Y0_UserCLKo;
+ wire Tile_X6Y0_OutputEnable_O;
+ wire Tile_X7Y0_UserCLKo;
+ wire Tile_X7Y0_OutputEnable_O;
+ wire Tile_X0Y1_UserCLKo;
+ wire Tile_X0Y1_OutputEnable_O;
+ wire Tile_X1Y1_UserCLKo;
+ wire Tile_X1Y1_OutputEnable_O;
+ wire Tile_X2Y1_UserCLKo;
+ wire Tile_X2Y1_OutputEnable_O;
+ wire Tile_X3Y1_UserCLKo;
+ wire Tile_X3Y1_OutputEnable_O;
+ wire Tile_X4Y1_UserCLKo;
+ wire Tile_X4Y1_OutputEnable_O;
+ wire Tile_X5Y1_UserCLKo;
+ wire Tile_X5Y1_OutputEnable_O;
+ wire Tile_X6Y1_UserCLKo;
+ wire Tile_X6Y1_OutputEnable_O;
+ wire Tile_X7Y1_UserCLKo;
+ wire Tile_X7Y1_OutputEnable_O;
+ wire Tile_X0Y2_UserCLKo;
+ wire Tile_X0Y2_OutputEnable_O;
+ wire Tile_X1Y2_UserCLKo;
+ wire Tile_X1Y2_OutputEnable_O;
+ wire Tile_X2Y2_UserCLKo;
+ wire Tile_X2Y2_OutputEnable_O;
+ wire Tile_X3Y2_UserCLKo;
+ wire Tile_X3Y2_OutputEnable_O;
+ wire Tile_X4Y2_UserCLKo;
+ wire Tile_X4Y2_OutputEnable_O;
+ wire Tile_X5Y2_UserCLKo;
+ wire Tile_X5Y2_OutputEnable_O;
+ wire Tile_X6Y2_UserCLKo;
+ wire Tile_X6Y2_OutputEnable_O;
+ wire Tile_X7Y2_UserCLKo;
+ wire Tile_X7Y2_OutputEnable_O;
+ wire Tile_X0Y3_UserCLKo;
+ wire Tile_X0Y3_OutputEnable_O;
+ wire Tile_X1Y3_UserCLKo;
+ wire Tile_X1Y3_OutputEnable_O;
+ wire Tile_X2Y3_UserCLKo;
+ wire Tile_X2Y3_OutputEnable_O;
+ wire Tile_X3Y3_UserCLKo;
+ wire Tile_X3Y3_OutputEnable_O;
+ wire Tile_X4Y3_UserCLKo;
+ wire Tile_X4Y3_OutputEnable_O;
+ wire Tile_X5Y3_UserCLKo;
+ wire Tile_X5Y3_OutputEnable_O;
+ wire Tile_X6Y3_UserCLKo;
+ wire Tile_X6Y3_OutputEnable_O;
+ wire Tile_X7Y3_UserCLKo;
+ wire Tile_X7Y3_OutputEnable_O;
+ wire Tile_X0Y4_UserCLKo;
+ wire Tile_X0Y4_OutputEnable_O;
+ wire Tile_X1Y4_UserCLKo;
+ wire Tile_X1Y4_OutputEnable_O;
+ wire Tile_X2Y4_UserCLKo;
+ wire Tile_X2Y4_OutputEnable_O;
+ wire Tile_X3Y4_UserCLKo;
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+
+//tile instantiations
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+ );
+
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+ );
+
+ N_term_single Tile_X3Y0_N_term_single (
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+ .S1BEG(Tile_X3Y0_S1BEG[3:0]),
+ .S2BEG(Tile_X3Y0_S2BEG[7:0]),
+ .S2BEGb(Tile_X3Y0_S2BEGb[7:0]),
+ .S4BEG(Tile_X3Y0_S4BEG[15:0]),
+ .SS4BEG(Tile_X3Y0_SS4BEG[15:0]),
+ .UserCLK(Tile_X3Y1_UserCLKo),
+ .UserCLKo(Tile_X3Y0_UserCLKo),
+ .OutputEnable(Tile_X3Y1_OutputEnable_O),
+ .OutputEnable_O(Tile_X3Y0_OutputEnable_O),
+ .FrameStrobe(Tile_X3Y1_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X3Y0_FrameStrobe_O)
+ );
+
+ N_term_single Tile_X4Y0_N_term_single (
+ .N1END(Tile_X4Y1_N1BEG[3:0]),
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+ .N2END(Tile_X4Y1_N2BEGb[7:0]),
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+ .NN4END(Tile_X4Y1_NN4BEG[15:0]),
+ .Ci(Tile_X4Y1_Co[0:0]),
+ .S1BEG(Tile_X4Y0_S1BEG[3:0]),
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+ .UserCLK(Tile_X4Y1_UserCLKo),
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+ .FrameStrobe(Tile_X4Y1_FrameStrobe_O),
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+ );
+
+ N_term_single Tile_X5Y0_N_term_single (
+ .N1END(Tile_X5Y1_N1BEG[3:0]),
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+ .Ci(Tile_X5Y1_Co[0:0]),
+ .S1BEG(Tile_X5Y0_S1BEG[3:0]),
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+ .S2BEGb(Tile_X5Y0_S2BEGb[7:0]),
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+ );
+
+ N_term_single Tile_X6Y0_N_term_single (
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+ );
+
+ W_IO Tile_X0Y1_W_IO (
+ .W1END(Tile_X1Y1_W1BEG[3:0]),
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+ .E1BEG(Tile_X0Y1_E1BEG[3:0]),
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+ .EE4BEG(Tile_X0Y1_EE4BEG[15:0]),
+ .E6BEG(Tile_X0Y1_E6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y1_A_I_top),
+ .A_T_top(Tile_X0Y1_A_T_top),
+ .A_O_top(Tile_X0Y1_A_O_top),
+ .UserCLK(Tile_X0Y2_UserCLKo),
+ .UserCLK(Tile_X0Y2_OutputEnable_O),
+ .B_I_top(Tile_X0Y1_B_I_top),
+ .B_T_top(Tile_X0Y1_B_T_top),
+ .B_O_top(Tile_X0Y1_B_O_top),
+ .A_config_C_bit0(Tile_X0Y1_A_config_C_bit0),
+ .A_config_C_bit1(Tile_X0Y1_A_config_C_bit1),
+ .A_config_C_bit2(Tile_X0Y1_A_config_C_bit2),
+ .A_config_C_bit3(Tile_X0Y1_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X0Y1_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X0Y1_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X0Y1_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X0Y1_B_config_C_bit3),
+ .UserCLKo(Tile_X0Y1_UserCLKo),
+ .OutputEnable_O(Tile_X0Y1_OutputEnable_O),
+ .FrameData(Tile_Y1_FrameData),
+ .FrameData_O(Tile_X0Y1_FrameData_O),
+ .FrameStrobe(Tile_X0Y2_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X0Y1_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X1Y1_LUT4AB (
+ .N1END(Tile_X1Y2_N1BEG[3:0]),
+ .N2MID(Tile_X1Y2_N2BEG[7:0]),
+ .N2END(Tile_X1Y2_N2BEGb[7:0]),
+ .N4END(Tile_X1Y2_N4BEG[15:0]),
+ .NN4END(Tile_X1Y2_NN4BEG[15:0]),
+ .Ci(Tile_X1Y2_Co[0:0]),
+ .E1END(Tile_X0Y1_E1BEG[3:0]),
+ .E2MID(Tile_X0Y1_E2BEG[7:0]),
+ .E2END(Tile_X0Y1_E2BEGb[7:0]),
+ .EE4END(Tile_X0Y1_EE4BEG[15:0]),
+ .E6END(Tile_X0Y1_E6BEG[11:0]),
+ .S1END(Tile_X1Y0_S1BEG[3:0]),
+ .S2MID(Tile_X1Y0_S2BEG[7:0]),
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+ .W6BEG(Tile_X1Y1_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y2_UserCLKo),
+ .UserCLK(Tile_X1Y2_OutputEnable_O),
+ .UserCLKo(Tile_X1Y1_UserCLKo),
+ .OutputEnable_O(Tile_X1Y1_OutputEnable_O),
+ .FrameData(Tile_X0Y1_FrameData_O),
+ .FrameData_O(Tile_X1Y1_FrameData_O),
+ .FrameStrobe(Tile_X1Y2_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X1Y1_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X2Y1_LUT4AB (
+ .N1END(Tile_X2Y2_N1BEG[3:0]),
+ .N2MID(Tile_X2Y2_N2BEG[7:0]),
+ .N2END(Tile_X2Y2_N2BEGb[7:0]),
+ .N4END(Tile_X2Y2_N4BEG[15:0]),
+ .NN4END(Tile_X2Y2_NN4BEG[15:0]),
+ .Ci(Tile_X2Y2_Co[0:0]),
+ .E1END(Tile_X1Y1_E1BEG[3:0]),
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+ .E2END(Tile_X1Y1_E2BEGb[7:0]),
+ .EE4END(Tile_X1Y1_EE4BEG[15:0]),
+ .E6END(Tile_X1Y1_E6BEG[11:0]),
+ .S1END(Tile_X2Y0_S1BEG[3:0]),
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+ .W1END(Tile_X3Y1_W1BEG[3:0]),
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+ .N2BEGb(Tile_X2Y1_N2BEGb[7:0]),
+ .N4BEG(Tile_X2Y1_N4BEG[15:0]),
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+ .Co(Tile_X2Y1_Co[0:0]),
+ .E1BEG(Tile_X2Y1_E1BEG[3:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y2_UserCLKo),
+ .UserCLK(Tile_X2Y2_OutputEnable_O),
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+ .FrameData_O(Tile_X2Y1_FrameData_O),
+ .FrameStrobe(Tile_X2Y2_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X2Y1_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X3Y1_LUT4AB (
+ .N1END(Tile_X3Y2_N1BEG[3:0]),
+ .N2MID(Tile_X3Y2_N2BEG[7:0]),
+ .N2END(Tile_X3Y2_N2BEGb[7:0]),
+ .N4END(Tile_X3Y2_N4BEG[15:0]),
+ .NN4END(Tile_X3Y2_NN4BEG[15:0]),
+ .Ci(Tile_X3Y2_Co[0:0]),
+ .E1END(Tile_X2Y1_E1BEG[3:0]),
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+ .E2END(Tile_X2Y1_E2BEGb[7:0]),
+ .EE4END(Tile_X2Y1_EE4BEG[15:0]),
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+ .Co(Tile_X3Y1_Co[0:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X3Y2_UserCLKo),
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+ );
+
+ LUT4AB Tile_X4Y1_LUT4AB (
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+ .N4BEG(Tile_X4Y1_N4BEG[15:0]),
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+ .Co(Tile_X4Y1_Co[0:0]),
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+ .WW4BEG(Tile_X4Y1_WW4BEG[15:0]),
+ .W6BEG(Tile_X4Y1_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X4Y2_UserCLKo),
+ .UserCLK(Tile_X4Y2_OutputEnable_O),
+ .UserCLKo(Tile_X4Y1_UserCLKo),
+ .OutputEnable_O(Tile_X4Y1_OutputEnable_O),
+ .FrameData(Tile_X3Y1_FrameData_O),
+ .FrameData_O(Tile_X4Y1_FrameData_O),
+ .FrameStrobe(Tile_X4Y2_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X4Y1_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X5Y1_LUT4AB (
+ .N1END(Tile_X5Y2_N1BEG[3:0]),
+ .N2MID(Tile_X5Y2_N2BEG[7:0]),
+ .N2END(Tile_X5Y2_N2BEGb[7:0]),
+ .N4END(Tile_X5Y2_N4BEG[15:0]),
+ .NN4END(Tile_X5Y2_NN4BEG[15:0]),
+ .Ci(Tile_X5Y2_Co[0:0]),
+ .E1END(Tile_X4Y1_E1BEG[3:0]),
+ .E2MID(Tile_X4Y1_E2BEG[7:0]),
+ .E2END(Tile_X4Y1_E2BEGb[7:0]),
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+ .S2END(Tile_X5Y0_S2BEGb[7:0]),
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+ .N1BEG(Tile_X5Y1_N1BEG[3:0]),
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+ .N2BEGb(Tile_X5Y1_N2BEGb[7:0]),
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+ .SS4BEG(Tile_X5Y1_SS4BEG[15:0]),
+ .W1BEG(Tile_X5Y1_W1BEG[3:0]),
+ .W2BEG(Tile_X5Y1_W2BEG[7:0]),
+ .W2BEGb(Tile_X5Y1_W2BEGb[7:0]),
+ .WW4BEG(Tile_X5Y1_WW4BEG[15:0]),
+ .W6BEG(Tile_X5Y1_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X5Y2_UserCLKo),
+ .UserCLK(Tile_X5Y2_OutputEnable_O),
+ .UserCLKo(Tile_X5Y1_UserCLKo),
+ .OutputEnable_O(Tile_X5Y1_OutputEnable_O),
+ .FrameData(Tile_X4Y1_FrameData_O),
+ .FrameData_O(Tile_X5Y1_FrameData_O),
+ .FrameStrobe(Tile_X5Y2_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X5Y1_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X6Y1_LUT4AB (
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+ .N2END(Tile_X6Y2_N2BEGb[7:0]),
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+ .Ci(Tile_X6Y2_Co[0:0]),
+ .E1END(Tile_X5Y1_E1BEG[3:0]),
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+ .E2END(Tile_X5Y1_E2BEGb[7:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X6Y2_UserCLKo),
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+ );
+
+ E_IO Tile_X7Y1_E_IO (
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+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X7Y1_A_I_top),
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+ .A_config_C_bit0(Tile_X7Y1_A_config_C_bit0),
+ .A_config_C_bit1(Tile_X7Y1_A_config_C_bit1),
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+ .A_config_C_bit3(Tile_X7Y1_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X7Y1_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X7Y1_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X7Y1_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X7Y1_B_config_C_bit3),
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+ );
+
+ W_IO Tile_X0Y2_W_IO (
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+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y2_A_I_top),
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+ .B_config_C_bit3(Tile_X0Y2_B_config_C_bit3),
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+ );
+
+ LUT4AB Tile_X1Y2_LUT4AB (
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+ .N2END(Tile_X1Y3_N2BEGb[7:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y3_UserCLKo),
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+ );
+
+ LUT4AB Tile_X2Y2_LUT4AB (
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+ .W6BEG(Tile_X2Y2_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y3_UserCLKo),
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+ .FrameStrobe(Tile_X2Y3_FrameStrobe_O),
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+ );
+
+ LUT4AB Tile_X3Y2_LUT4AB (
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+ .N4BEG(Tile_X3Y2_N4BEG[15:0]),
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+ .S4BEG(Tile_X3Y2_S4BEG[15:0]),
+ .SS4BEG(Tile_X3Y2_SS4BEG[15:0]),
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+ .W2BEGb(Tile_X3Y2_W2BEGb[7:0]),
+ .WW4BEG(Tile_X3Y2_WW4BEG[15:0]),
+ .W6BEG(Tile_X3Y2_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X3Y3_UserCLKo),
+ .UserCLK(Tile_X3Y3_OutputEnable_O),
+ .UserCLKo(Tile_X3Y2_UserCLKo),
+ .OutputEnable_O(Tile_X3Y2_OutputEnable_O),
+ .FrameData(Tile_X2Y2_FrameData_O),
+ .FrameData_O(Tile_X3Y2_FrameData_O),
+ .FrameStrobe(Tile_X3Y3_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X3Y2_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X4Y2_LUT4AB (
+ .N1END(Tile_X4Y3_N1BEG[3:0]),
+ .N2MID(Tile_X4Y3_N2BEG[7:0]),
+ .N2END(Tile_X4Y3_N2BEGb[7:0]),
+ .N4END(Tile_X4Y3_N4BEG[15:0]),
+ .NN4END(Tile_X4Y3_NN4BEG[15:0]),
+ .Ci(Tile_X4Y3_Co[0:0]),
+ .E1END(Tile_X3Y2_E1BEG[3:0]),
+ .E2MID(Tile_X3Y2_E2BEG[7:0]),
+ .E2END(Tile_X3Y2_E2BEGb[7:0]),
+ .EE4END(Tile_X3Y2_EE4BEG[15:0]),
+ .E6END(Tile_X3Y2_E6BEG[11:0]),
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+ .S2END(Tile_X4Y1_S2BEGb[7:0]),
+ .S4END(Tile_X4Y1_S4BEG[15:0]),
+ .SS4END(Tile_X4Y1_SS4BEG[15:0]),
+ .W1END(Tile_X5Y2_W1BEG[3:0]),
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+ .N1BEG(Tile_X4Y2_N1BEG[3:0]),
+ .N2BEG(Tile_X4Y2_N2BEG[7:0]),
+ .N2BEGb(Tile_X4Y2_N2BEGb[7:0]),
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+ .W1BEG(Tile_X4Y2_W1BEG[3:0]),
+ .W2BEG(Tile_X4Y2_W2BEG[7:0]),
+ .W2BEGb(Tile_X4Y2_W2BEGb[7:0]),
+ .WW4BEG(Tile_X4Y2_WW4BEG[15:0]),
+ .W6BEG(Tile_X4Y2_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X4Y3_UserCLKo),
+ .UserCLK(Tile_X4Y3_OutputEnable_O),
+ .UserCLKo(Tile_X4Y2_UserCLKo),
+ .OutputEnable_O(Tile_X4Y2_OutputEnable_O),
+ .FrameData(Tile_X3Y2_FrameData_O),
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+ .FrameStrobe(Tile_X4Y3_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X4Y2_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X5Y2_LUT4AB (
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+ .N2MID(Tile_X5Y3_N2BEG[7:0]),
+ .N2END(Tile_X5Y3_N2BEGb[7:0]),
+ .N4END(Tile_X5Y3_N4BEG[15:0]),
+ .NN4END(Tile_X5Y3_NN4BEG[15:0]),
+ .Ci(Tile_X5Y3_Co[0:0]),
+ .E1END(Tile_X4Y2_E1BEG[3:0]),
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ LUT4AB Tile_X6Y2_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ W_IO Tile_X0Y3_W_IO (
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+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y3_A_I_top),
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+ .B_config_C_bit3(Tile_X0Y3_B_config_C_bit3),
+ .UserCLKo(Tile_X0Y3_UserCLKo),
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+ .FrameData(Tile_Y3_FrameData),
+ .FrameData_O(Tile_X0Y3_FrameData_O),
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+ .FrameStrobe_O(Tile_X0Y3_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X1Y3_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y4_UserCLKo),
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+ );
+
+ LUT4AB Tile_X2Y3_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y4_UserCLKo),
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+ );
+
+ LUT4AB Tile_X3Y3_LUT4AB (
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+ .E2END(Tile_X2Y3_E2BEGb[7:0]),
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+ .S2END(Tile_X3Y2_S2BEGb[7:0]),
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+ .N1BEG(Tile_X3Y3_N1BEG[3:0]),
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+ .N2BEGb(Tile_X3Y3_N2BEGb[7:0]),
+ .N4BEG(Tile_X3Y3_N4BEG[15:0]),
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+ .S4BEG(Tile_X3Y3_S4BEG[15:0]),
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+ .W6BEG(Tile_X3Y3_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X3Y4_UserCLKo),
+ .UserCLK(Tile_X3Y4_OutputEnable_O),
+ .UserCLKo(Tile_X3Y3_UserCLKo),
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+ );
+
+ LUT4AB Tile_X4Y3_LUT4AB (
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+ .S2END(Tile_X4Y2_S2BEGb[7:0]),
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ LUT4AB Tile_X5Y3_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ LUT4AB Tile_X6Y3_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ E_IO Tile_X7Y3_E_IO (
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+ //tile IO port which gets directly connected to top-level tile module
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+ .B_config_C_bit1(Tile_X7Y3_B_config_C_bit1),
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+ .B_config_C_bit3(Tile_X7Y3_B_config_C_bit3),
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+ );
+
+ W_IO Tile_X0Y4_W_IO (
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+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y4_A_I_top),
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+ .A_config_C_bit1(Tile_X0Y4_A_config_C_bit1),
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+ .B_config_C_bit0(Tile_X0Y4_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X0Y4_B_config_C_bit1),
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+ .B_config_C_bit3(Tile_X0Y4_B_config_C_bit3),
+ .UserCLKo(Tile_X0Y4_UserCLKo),
+ .OutputEnable_O(Tile_X0Y4_OutputEnable_O),
+ .FrameData(Tile_Y4_FrameData),
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+ .FrameStrobe(Tile_X0Y5_FrameStrobe_O),
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+ );
+
+ LUT4AB Tile_X1Y4_LUT4AB (
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+ .Co(Tile_X1Y4_Co[0:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y5_UserCLKo),
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+ .FrameStrobe(Tile_X1Y5_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X1Y4_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X2Y4_LUT4AB (
+ .N1END(Tile_X2Y5_N1BEG[3:0]),
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+ .N2END(Tile_X2Y5_N2BEGb[7:0]),
+ .N4END(Tile_X2Y5_N4BEG[15:0]),
+ .NN4END(Tile_X2Y5_NN4BEG[15:0]),
+ .Ci(Tile_X2Y5_Co[0:0]),
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+ .E2END(Tile_X1Y4_E2BEGb[7:0]),
+ .EE4END(Tile_X1Y4_EE4BEG[15:0]),
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+ .S1END(Tile_X2Y3_S1BEG[3:0]),
+ .S2MID(Tile_X2Y3_S2BEG[7:0]),
+ .S2END(Tile_X2Y3_S2BEGb[7:0]),
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+ .W1END(Tile_X3Y4_W1BEG[3:0]),
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+ .N1BEG(Tile_X2Y4_N1BEG[3:0]),
+ .N2BEG(Tile_X2Y4_N2BEG[7:0]),
+ .N2BEGb(Tile_X2Y4_N2BEGb[7:0]),
+ .N4BEG(Tile_X2Y4_N4BEG[15:0]),
+ .NN4BEG(Tile_X2Y4_NN4BEG[15:0]),
+ .Co(Tile_X2Y4_Co[0:0]),
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+ .W1BEG(Tile_X2Y4_W1BEG[3:0]),
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+ .W2BEGb(Tile_X2Y4_W2BEGb[7:0]),
+ .WW4BEG(Tile_X2Y4_WW4BEG[15:0]),
+ .W6BEG(Tile_X2Y4_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y5_UserCLKo),
+ .UserCLK(Tile_X2Y5_OutputEnable_O),
+ .UserCLKo(Tile_X2Y4_UserCLKo),
+ .OutputEnable_O(Tile_X2Y4_OutputEnable_O),
+ .FrameData(Tile_X1Y4_FrameData_O),
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+ .FrameStrobe(Tile_X2Y5_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X2Y4_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X3Y4_LUT4AB (
+ .N1END(Tile_X3Y5_N1BEG[3:0]),
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+ .NN4END(Tile_X3Y5_NN4BEG[15:0]),
+ .Ci(Tile_X3Y5_Co[0:0]),
+ .E1END(Tile_X2Y4_E1BEG[3:0]),
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+ .E2END(Tile_X2Y4_E2BEGb[7:0]),
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ LUT4AB Tile_X5Y4_LUT4AB (
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+ );
+
+ LUT4AB Tile_X6Y4_LUT4AB (
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+ //tile IO port which gets directly connected to top-level tile module
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+ );
+
+ E_IO Tile_X7Y4_E_IO (
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+ //tile IO port which gets directly connected to top-level tile module
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+ .A_config_C_bit1(Tile_X7Y4_A_config_C_bit1),
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+ .A_config_C_bit3(Tile_X7Y4_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X7Y4_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X7Y4_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X7Y4_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X7Y4_B_config_C_bit3),
+ .UserCLKo(Tile_X7Y4_UserCLKo),
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+ );
+
+ W_IO Tile_X0Y5_W_IO (
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+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y5_A_I_top),
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+ .FrameStrobe_O(Tile_X0Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X1Y5_LUT4AB (
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+ .N2END(Tile_X1Y6_N2BEGb[7:0]),
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+ .E2END(Tile_X0Y5_E2BEGb[7:0]),
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+ .S2END(Tile_X1Y4_S2BEGb[7:0]),
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+ .WW4BEG(Tile_X1Y5_WW4BEG[15:0]),
+ .W6BEG(Tile_X1Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y6_UserCLKo),
+ .UserCLK(Tile_X1Y6_OutputEnable_O),
+ .UserCLKo(Tile_X1Y5_UserCLKo),
+ .OutputEnable_O(Tile_X1Y5_OutputEnable_O),
+ .FrameData(Tile_X0Y5_FrameData_O),
+ .FrameData_O(Tile_X1Y5_FrameData_O),
+ .FrameStrobe(Tile_X1Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X1Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X2Y5_LUT4AB (
+ .N1END(Tile_X2Y6_N1BEG[3:0]),
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+ .N2END(Tile_X2Y6_N2BEGb[7:0]),
+ .N4END(Tile_X2Y6_N4BEG[15:0]),
+ .NN4END(Tile_X2Y6_NN4BEG[15:0]),
+ .Ci(Tile_X2Y6_Co[0:0]),
+ .E1END(Tile_X1Y5_E1BEG[3:0]),
+ .E2MID(Tile_X1Y5_E2BEG[7:0]),
+ .E2END(Tile_X1Y5_E2BEGb[7:0]),
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+ .S2END(Tile_X2Y4_S2BEGb[7:0]),
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+ .W2END(Tile_X3Y5_W2BEGb[7:0]),
+ .WW4END(Tile_X3Y5_WW4BEG[15:0]),
+ .W6END(Tile_X3Y5_W6BEG[11:0]),
+ .N1BEG(Tile_X2Y5_N1BEG[3:0]),
+ .N2BEG(Tile_X2Y5_N2BEG[7:0]),
+ .N2BEGb(Tile_X2Y5_N2BEGb[7:0]),
+ .N4BEG(Tile_X2Y5_N4BEG[15:0]),
+ .NN4BEG(Tile_X2Y5_NN4BEG[15:0]),
+ .Co(Tile_X2Y5_Co[0:0]),
+ .E1BEG(Tile_X2Y5_E1BEG[3:0]),
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+ .S2BEGb(Tile_X2Y5_S2BEGb[7:0]),
+ .S4BEG(Tile_X2Y5_S4BEG[15:0]),
+ .SS4BEG(Tile_X2Y5_SS4BEG[15:0]),
+ .W1BEG(Tile_X2Y5_W1BEG[3:0]),
+ .W2BEG(Tile_X2Y5_W2BEG[7:0]),
+ .W2BEGb(Tile_X2Y5_W2BEGb[7:0]),
+ .WW4BEG(Tile_X2Y5_WW4BEG[15:0]),
+ .W6BEG(Tile_X2Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y6_UserCLKo),
+ .UserCLK(Tile_X2Y6_OutputEnable_O),
+ .UserCLKo(Tile_X2Y5_UserCLKo),
+ .OutputEnable_O(Tile_X2Y5_OutputEnable_O),
+ .FrameData(Tile_X1Y5_FrameData_O),
+ .FrameData_O(Tile_X2Y5_FrameData_O),
+ .FrameStrobe(Tile_X2Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X2Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X3Y5_LUT4AB (
+ .N1END(Tile_X3Y6_N1BEG[3:0]),
+ .N2MID(Tile_X3Y6_N2BEG[7:0]),
+ .N2END(Tile_X3Y6_N2BEGb[7:0]),
+ .N4END(Tile_X3Y6_N4BEG[15:0]),
+ .NN4END(Tile_X3Y6_NN4BEG[15:0]),
+ .Ci(Tile_X3Y6_Co[0:0]),
+ .E1END(Tile_X2Y5_E1BEG[3:0]),
+ .E2MID(Tile_X2Y5_E2BEG[7:0]),
+ .E2END(Tile_X2Y5_E2BEGb[7:0]),
+ .EE4END(Tile_X2Y5_EE4BEG[15:0]),
+ .E6END(Tile_X2Y5_E6BEG[11:0]),
+ .S1END(Tile_X3Y4_S1BEG[3:0]),
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+ .WW4BEG(Tile_X3Y5_WW4BEG[15:0]),
+ .W6BEG(Tile_X3Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X3Y6_UserCLKo),
+ .UserCLK(Tile_X3Y6_OutputEnable_O),
+ .UserCLKo(Tile_X3Y5_UserCLKo),
+ .OutputEnable_O(Tile_X3Y5_OutputEnable_O),
+ .FrameData(Tile_X2Y5_FrameData_O),
+ .FrameData_O(Tile_X3Y5_FrameData_O),
+ .FrameStrobe(Tile_X3Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X3Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X4Y5_LUT4AB (
+ .N1END(Tile_X4Y6_N1BEG[3:0]),
+ .N2MID(Tile_X4Y6_N2BEG[7:0]),
+ .N2END(Tile_X4Y6_N2BEGb[7:0]),
+ .N4END(Tile_X4Y6_N4BEG[15:0]),
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+ .Ci(Tile_X4Y6_Co[0:0]),
+ .E1END(Tile_X3Y5_E1BEG[3:0]),
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+ .E2BEGb(Tile_X4Y5_E2BEGb[7:0]),
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+ .S2BEGb(Tile_X4Y5_S2BEGb[7:0]),
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+ .W6BEG(Tile_X4Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X4Y6_UserCLKo),
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+ .FrameStrobe_O(Tile_X4Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X5Y5_LUT4AB (
+ .N1END(Tile_X5Y6_N1BEG[3:0]),
+ .N2MID(Tile_X5Y6_N2BEG[7:0]),
+ .N2END(Tile_X5Y6_N2BEGb[7:0]),
+ .N4END(Tile_X5Y6_N4BEG[15:0]),
+ .NN4END(Tile_X5Y6_NN4BEG[15:0]),
+ .Ci(Tile_X5Y6_Co[0:0]),
+ .E1END(Tile_X4Y5_E1BEG[3:0]),
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+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X5Y6_UserCLKo),
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+ .UserCLKo(Tile_X5Y5_UserCLKo),
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+ .FrameData(Tile_X4Y5_FrameData_O),
+ .FrameData_O(Tile_X5Y5_FrameData_O),
+ .FrameStrobe(Tile_X5Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X5Y5_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X6Y5_LUT4AB (
+ .N1END(Tile_X6Y6_N1BEG[3:0]),
+ .N2MID(Tile_X6Y6_N2BEG[7:0]),
+ .N2END(Tile_X6Y6_N2BEGb[7:0]),
+ .N4END(Tile_X6Y6_N4BEG[15:0]),
+ .NN4END(Tile_X6Y6_NN4BEG[15:0]),
+ .Ci(Tile_X6Y6_Co[0:0]),
+ .E1END(Tile_X5Y5_E1BEG[3:0]),
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+ .W1BEG(Tile_X6Y5_W1BEG[3:0]),
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+ .WW4BEG(Tile_X6Y5_WW4BEG[15:0]),
+ .W6BEG(Tile_X6Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X6Y6_UserCLKo),
+ .UserCLK(Tile_X6Y6_OutputEnable_O),
+ .UserCLKo(Tile_X6Y5_UserCLKo),
+ .OutputEnable_O(Tile_X6Y5_OutputEnable_O),
+ .FrameData(Tile_X5Y5_FrameData_O),
+ .FrameData_O(Tile_X6Y5_FrameData_O),
+ .FrameStrobe(Tile_X6Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X6Y5_FrameStrobe_O)
+ );
+
+ E_IO Tile_X7Y5_E_IO (
+ .E1END(Tile_X6Y5_E1BEG[3:0]),
+ .E2MID(Tile_X6Y5_E2BEG[7:0]),
+ .E2END(Tile_X6Y5_E2BEGb[7:0]),
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+ .WW4BEG(Tile_X7Y5_WW4BEG[15:0]),
+ .W6BEG(Tile_X7Y5_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X7Y5_A_I_top),
+ .A_T_top(Tile_X7Y5_A_T_top),
+ .A_O_top(Tile_X7Y5_A_O_top),
+ .UserCLK(Tile_X7Y6_UserCLKo),
+ .UserCLK(Tile_X7Y6_OutputEnable_O),
+ .B_I_top(Tile_X7Y5_B_I_top),
+ .B_T_top(Tile_X7Y5_B_T_top),
+ .B_O_top(Tile_X7Y5_B_O_top),
+ .A_config_C_bit0(Tile_X7Y5_A_config_C_bit0),
+ .A_config_C_bit1(Tile_X7Y5_A_config_C_bit1),
+ .A_config_C_bit2(Tile_X7Y5_A_config_C_bit2),
+ .A_config_C_bit3(Tile_X7Y5_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X7Y5_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X7Y5_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X7Y5_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X7Y5_B_config_C_bit3),
+ .UserCLKo(Tile_X7Y5_UserCLKo),
+ .OutputEnable_O(Tile_X7Y5_OutputEnable_O),
+ .FrameData(Tile_X6Y5_FrameData_O),
+ .FrameData_O(Tile_X7Y5_FrameData_O),
+ .FrameStrobe(Tile_X7Y6_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X7Y5_FrameStrobe_O)
+ );
+
+ W_IO Tile_X0Y6_W_IO (
+ .W1END(Tile_X1Y6_W1BEG[3:0]),
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+ .W2END(Tile_X1Y6_W2BEGb[7:0]),
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+ .E1BEG(Tile_X0Y6_E1BEG[3:0]),
+ .E2BEG(Tile_X0Y6_E2BEG[7:0]),
+ .E2BEGb(Tile_X0Y6_E2BEGb[7:0]),
+ .EE4BEG(Tile_X0Y6_EE4BEG[15:0]),
+ .E6BEG(Tile_X0Y6_E6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X0Y6_A_I_top),
+ .A_T_top(Tile_X0Y6_A_T_top),
+ .A_O_top(Tile_X0Y6_A_O_top),
+ .UserCLK(UserCLK),
+ .UserCLK(OutputEnable),
+ .B_I_top(Tile_X0Y6_B_I_top),
+ .B_T_top(Tile_X0Y6_B_T_top),
+ .B_O_top(Tile_X0Y6_B_O_top),
+ .A_config_C_bit0(Tile_X0Y6_A_config_C_bit0),
+ .A_config_C_bit1(Tile_X0Y6_A_config_C_bit1),
+ .A_config_C_bit2(Tile_X0Y6_A_config_C_bit2),
+ .A_config_C_bit3(Tile_X0Y6_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X0Y6_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X0Y6_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X0Y6_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X0Y6_B_config_C_bit3),
+ .UserCLKo(Tile_X0Y6_UserCLKo),
+ .OutputEnable_O(Tile_X0Y6_OutputEnable_O),
+ .FrameData(Tile_Y6_FrameData),
+ .FrameData_O(Tile_X0Y6_FrameData_O),
+ .FrameStrobe(Tile_X0_FrameStrobe),
+ .FrameStrobe_O(Tile_X0Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X1Y6_LUT4AB (
+ .N1END(Tile_X1Y7_N1BEG[3:0]),
+ .N2MID(Tile_X1Y7_N2BEG[7:0]),
+ .N2END(Tile_X1Y7_N2BEGb[7:0]),
+ .N4END(Tile_X1Y7_N4BEG[15:0]),
+ .NN4END(Tile_X1Y7_NN4BEG[15:0]),
+ .Ci(Tile_X1Y7_Co[0:0]),
+ .E1END(Tile_X0Y6_E1BEG[3:0]),
+ .E2MID(Tile_X0Y6_E2BEG[7:0]),
+ .E2END(Tile_X0Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X0Y6_EE4BEG[15:0]),
+ .E6END(Tile_X0Y6_E6BEG[11:0]),
+ .S1END(Tile_X1Y5_S1BEG[3:0]),
+ .S2MID(Tile_X1Y5_S2BEG[7:0]),
+ .S2END(Tile_X1Y5_S2BEGb[7:0]),
+ .S4END(Tile_X1Y5_S4BEG[15:0]),
+ .SS4END(Tile_X1Y5_SS4BEG[15:0]),
+ .W1END(Tile_X2Y6_W1BEG[3:0]),
+ .W2MID(Tile_X2Y6_W2BEG[7:0]),
+ .W2END(Tile_X2Y6_W2BEGb[7:0]),
+ .WW4END(Tile_X2Y6_WW4BEG[15:0]),
+ .W6END(Tile_X2Y6_W6BEG[11:0]),
+ .N1BEG(Tile_X1Y6_N1BEG[3:0]),
+ .N2BEG(Tile_X1Y6_N2BEG[7:0]),
+ .N2BEGb(Tile_X1Y6_N2BEGb[7:0]),
+ .N4BEG(Tile_X1Y6_N4BEG[15:0]),
+ .NN4BEG(Tile_X1Y6_NN4BEG[15:0]),
+ .Co(Tile_X1Y6_Co[0:0]),
+ .E1BEG(Tile_X1Y6_E1BEG[3:0]),
+ .E2BEG(Tile_X1Y6_E2BEG[7:0]),
+ .E2BEGb(Tile_X1Y6_E2BEGb[7:0]),
+ .EE4BEG(Tile_X1Y6_EE4BEG[15:0]),
+ .E6BEG(Tile_X1Y6_E6BEG[11:0]),
+ .S1BEG(Tile_X1Y6_S1BEG[3:0]),
+ .S2BEG(Tile_X1Y6_S2BEG[7:0]),
+ .S2BEGb(Tile_X1Y6_S2BEGb[7:0]),
+ .S4BEG(Tile_X1Y6_S4BEG[15:0]),
+ .SS4BEG(Tile_X1Y6_SS4BEG[15:0]),
+ .W1BEG(Tile_X1Y6_W1BEG[3:0]),
+ .W2BEG(Tile_X1Y6_W2BEG[7:0]),
+ .W2BEGb(Tile_X1Y6_W2BEGb[7:0]),
+ .WW4BEG(Tile_X1Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X1Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X1Y7_UserCLKo),
+ .UserCLK(Tile_X1Y7_OutputEnable_O),
+ .UserCLKo(Tile_X1Y6_UserCLKo),
+ .OutputEnable_O(Tile_X1Y6_OutputEnable_O),
+ .FrameData(Tile_X0Y6_FrameData_O),
+ .FrameData_O(Tile_X1Y6_FrameData_O),
+ .FrameStrobe(Tile_X1Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X1Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X2Y6_LUT4AB (
+ .N1END(Tile_X2Y7_N1BEG[3:0]),
+ .N2MID(Tile_X2Y7_N2BEG[7:0]),
+ .N2END(Tile_X2Y7_N2BEGb[7:0]),
+ .N4END(Tile_X2Y7_N4BEG[15:0]),
+ .NN4END(Tile_X2Y7_NN4BEG[15:0]),
+ .Ci(Tile_X2Y7_Co[0:0]),
+ .E1END(Tile_X1Y6_E1BEG[3:0]),
+ .E2MID(Tile_X1Y6_E2BEG[7:0]),
+ .E2END(Tile_X1Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X1Y6_EE4BEG[15:0]),
+ .E6END(Tile_X1Y6_E6BEG[11:0]),
+ .S1END(Tile_X2Y5_S1BEG[3:0]),
+ .S2MID(Tile_X2Y5_S2BEG[7:0]),
+ .S2END(Tile_X2Y5_S2BEGb[7:0]),
+ .S4END(Tile_X2Y5_S4BEG[15:0]),
+ .SS4END(Tile_X2Y5_SS4BEG[15:0]),
+ .W1END(Tile_X3Y6_W1BEG[3:0]),
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+ .W6END(Tile_X3Y6_W6BEG[11:0]),
+ .N1BEG(Tile_X2Y6_N1BEG[3:0]),
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+ .E1BEG(Tile_X2Y6_E1BEG[3:0]),
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+ .S1BEG(Tile_X2Y6_S1BEG[3:0]),
+ .S2BEG(Tile_X2Y6_S2BEG[7:0]),
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+ .W1BEG(Tile_X2Y6_W1BEG[3:0]),
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+ .WW4BEG(Tile_X2Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X2Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X2Y7_UserCLKo),
+ .UserCLK(Tile_X2Y7_OutputEnable_O),
+ .UserCLKo(Tile_X2Y6_UserCLKo),
+ .OutputEnable_O(Tile_X2Y6_OutputEnable_O),
+ .FrameData(Tile_X1Y6_FrameData_O),
+ .FrameData_O(Tile_X2Y6_FrameData_O),
+ .FrameStrobe(Tile_X2Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X2Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X3Y6_LUT4AB (
+ .N1END(Tile_X3Y7_N1BEG[3:0]),
+ .N2MID(Tile_X3Y7_N2BEG[7:0]),
+ .N2END(Tile_X3Y7_N2BEGb[7:0]),
+ .N4END(Tile_X3Y7_N4BEG[15:0]),
+ .NN4END(Tile_X3Y7_NN4BEG[15:0]),
+ .Ci(Tile_X3Y7_Co[0:0]),
+ .E1END(Tile_X2Y6_E1BEG[3:0]),
+ .E2MID(Tile_X2Y6_E2BEG[7:0]),
+ .E2END(Tile_X2Y6_E2BEGb[7:0]),
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+ .E6END(Tile_X2Y6_E6BEG[11:0]),
+ .S1END(Tile_X3Y5_S1BEG[3:0]),
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+ .W1END(Tile_X4Y6_W1BEG[3:0]),
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+ .Co(Tile_X3Y6_Co[0:0]),
+ .E1BEG(Tile_X3Y6_E1BEG[3:0]),
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+ .W1BEG(Tile_X3Y6_W1BEG[3:0]),
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+ .WW4BEG(Tile_X3Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X3Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X3Y7_UserCLKo),
+ .UserCLK(Tile_X3Y7_OutputEnable_O),
+ .UserCLKo(Tile_X3Y6_UserCLKo),
+ .OutputEnable_O(Tile_X3Y6_OutputEnable_O),
+ .FrameData(Tile_X2Y6_FrameData_O),
+ .FrameData_O(Tile_X3Y6_FrameData_O),
+ .FrameStrobe(Tile_X3Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X3Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X4Y6_LUT4AB (
+ .N1END(Tile_X4Y7_N1BEG[3:0]),
+ .N2MID(Tile_X4Y7_N2BEG[7:0]),
+ .N2END(Tile_X4Y7_N2BEGb[7:0]),
+ .N4END(Tile_X4Y7_N4BEG[15:0]),
+ .NN4END(Tile_X4Y7_NN4BEG[15:0]),
+ .Ci(Tile_X4Y7_Co[0:0]),
+ .E1END(Tile_X3Y6_E1BEG[3:0]),
+ .E2MID(Tile_X3Y6_E2BEG[7:0]),
+ .E2END(Tile_X3Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X3Y6_EE4BEG[15:0]),
+ .E6END(Tile_X3Y6_E6BEG[11:0]),
+ .S1END(Tile_X4Y5_S1BEG[3:0]),
+ .S2MID(Tile_X4Y5_S2BEG[7:0]),
+ .S2END(Tile_X4Y5_S2BEGb[7:0]),
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+ .Co(Tile_X4Y6_Co[0:0]),
+ .E1BEG(Tile_X4Y6_E1BEG[3:0]),
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+ .WW4BEG(Tile_X4Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X4Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X4Y7_UserCLKo),
+ .UserCLK(Tile_X4Y7_OutputEnable_O),
+ .UserCLKo(Tile_X4Y6_UserCLKo),
+ .OutputEnable_O(Tile_X4Y6_OutputEnable_O),
+ .FrameData(Tile_X3Y6_FrameData_O),
+ .FrameData_O(Tile_X4Y6_FrameData_O),
+ .FrameStrobe(Tile_X4Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X4Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X5Y6_LUT4AB (
+ .N1END(Tile_X5Y7_N1BEG[3:0]),
+ .N2MID(Tile_X5Y7_N2BEG[7:0]),
+ .N2END(Tile_X5Y7_N2BEGb[7:0]),
+ .N4END(Tile_X5Y7_N4BEG[15:0]),
+ .NN4END(Tile_X5Y7_NN4BEG[15:0]),
+ .Ci(Tile_X5Y7_Co[0:0]),
+ .E1END(Tile_X4Y6_E1BEG[3:0]),
+ .E2MID(Tile_X4Y6_E2BEG[7:0]),
+ .E2END(Tile_X4Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X4Y6_EE4BEG[15:0]),
+ .E6END(Tile_X4Y6_E6BEG[11:0]),
+ .S1END(Tile_X5Y5_S1BEG[3:0]),
+ .S2MID(Tile_X5Y5_S2BEG[7:0]),
+ .S2END(Tile_X5Y5_S2BEGb[7:0]),
+ .S4END(Tile_X5Y5_S4BEG[15:0]),
+ .SS4END(Tile_X5Y5_SS4BEG[15:0]),
+ .W1END(Tile_X6Y6_W1BEG[3:0]),
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+ .N2BEGb(Tile_X5Y6_N2BEGb[7:0]),
+ .N4BEG(Tile_X5Y6_N4BEG[15:0]),
+ .NN4BEG(Tile_X5Y6_NN4BEG[15:0]),
+ .Co(Tile_X5Y6_Co[0:0]),
+ .E1BEG(Tile_X5Y6_E1BEG[3:0]),
+ .E2BEG(Tile_X5Y6_E2BEG[7:0]),
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+ .W1BEG(Tile_X5Y6_W1BEG[3:0]),
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+ .W2BEGb(Tile_X5Y6_W2BEGb[7:0]),
+ .WW4BEG(Tile_X5Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X5Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X5Y7_UserCLKo),
+ .UserCLK(Tile_X5Y7_OutputEnable_O),
+ .UserCLKo(Tile_X5Y6_UserCLKo),
+ .OutputEnable_O(Tile_X5Y6_OutputEnable_O),
+ .FrameData(Tile_X4Y6_FrameData_O),
+ .FrameData_O(Tile_X5Y6_FrameData_O),
+ .FrameStrobe(Tile_X5Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X5Y6_FrameStrobe_O)
+ );
+
+ LUT4AB Tile_X6Y6_LUT4AB (
+ .N1END(Tile_X6Y7_N1BEG[3:0]),
+ .N2MID(Tile_X6Y7_N2BEG[7:0]),
+ .N2END(Tile_X6Y7_N2BEGb[7:0]),
+ .N4END(Tile_X6Y7_N4BEG[15:0]),
+ .NN4END(Tile_X6Y7_NN4BEG[15:0]),
+ .Ci(Tile_X6Y7_Co[0:0]),
+ .E1END(Tile_X5Y6_E1BEG[3:0]),
+ .E2MID(Tile_X5Y6_E2BEG[7:0]),
+ .E2END(Tile_X5Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X5Y6_EE4BEG[15:0]),
+ .E6END(Tile_X5Y6_E6BEG[11:0]),
+ .S1END(Tile_X6Y5_S1BEG[3:0]),
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+ .S2END(Tile_X6Y5_S2BEGb[7:0]),
+ .S4END(Tile_X6Y5_S4BEG[15:0]),
+ .SS4END(Tile_X6Y5_SS4BEG[15:0]),
+ .W1END(Tile_X7Y6_W1BEG[3:0]),
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+ .W6END(Tile_X7Y6_W6BEG[11:0]),
+ .N1BEG(Tile_X6Y6_N1BEG[3:0]),
+ .N2BEG(Tile_X6Y6_N2BEG[7:0]),
+ .N2BEGb(Tile_X6Y6_N2BEGb[7:0]),
+ .N4BEG(Tile_X6Y6_N4BEG[15:0]),
+ .NN4BEG(Tile_X6Y6_NN4BEG[15:0]),
+ .Co(Tile_X6Y6_Co[0:0]),
+ .E1BEG(Tile_X6Y6_E1BEG[3:0]),
+ .E2BEG(Tile_X6Y6_E2BEG[7:0]),
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+ .S2BEGb(Tile_X6Y6_S2BEGb[7:0]),
+ .S4BEG(Tile_X6Y6_S4BEG[15:0]),
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+ .W1BEG(Tile_X6Y6_W1BEG[3:0]),
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+ .WW4BEG(Tile_X6Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X6Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .UserCLK(Tile_X6Y7_UserCLKo),
+ .UserCLK(Tile_X6Y7_OutputEnable_O),
+ .UserCLKo(Tile_X6Y6_UserCLKo),
+ .OutputEnable_O(Tile_X6Y6_OutputEnable_O),
+ .FrameData(Tile_X5Y6_FrameData_O),
+ .FrameData_O(Tile_X6Y6_FrameData_O),
+ .FrameStrobe(Tile_X6Y7_FrameStrobe_O),
+ .FrameStrobe_O(Tile_X6Y6_FrameStrobe_O)
+ );
+
+ E_IO Tile_X7Y6_E_IO (
+ .E1END(Tile_X6Y6_E1BEG[3:0]),
+ .E2MID(Tile_X6Y6_E2BEG[7:0]),
+ .E2END(Tile_X6Y6_E2BEGb[7:0]),
+ .EE4END(Tile_X6Y6_EE4BEG[15:0]),
+ .E6END(Tile_X6Y6_E6BEG[11:0]),
+ .W1BEG(Tile_X7Y6_W1BEG[3:0]),
+ .W2BEG(Tile_X7Y6_W2BEG[7:0]),
+ .W2BEGb(Tile_X7Y6_W2BEGb[7:0]),
+ .WW4BEG(Tile_X7Y6_WW4BEG[15:0]),
+ .W6BEG(Tile_X7Y6_W6BEG[11:0]),
+ //tile IO port which gets directly connected to top-level tile module
+ .A_I_top(Tile_X7Y6_A_I_top),
+ .A_T_top(Tile_X7Y6_A_T_top),
+ .A_O_top(Tile_X7Y6_A_O_top),
+ .UserCLK(UserCLK),
+ .UserCLK(OutputEnable),
+ .B_I_top(Tile_X7Y6_B_I_top),
+ .B_T_top(Tile_X7Y6_B_T_top),
+ .B_O_top(Tile_X7Y6_B_O_top),
+ .A_config_C_bit0(Tile_X7Y6_A_config_C_bit0),
+ .A_config_C_bit1(Tile_X7Y6_A_config_C_bit1),
+ .A_config_C_bit2(Tile_X7Y6_A_config_C_bit2),
+ .A_config_C_bit3(Tile_X7Y6_A_config_C_bit3),
+ .B_config_C_bit0(Tile_X7Y6_B_config_C_bit0),
+ .B_config_C_bit1(Tile_X7Y6_B_config_C_bit1),
+ .B_config_C_bit2(Tile_X7Y6_B_config_C_bit2),
+ .B_config_C_bit3(Tile_X7Y6_B_config_C_bit3),
+ .UserCLKo(Tile_X7Y6_UserCLKo),
+ .OutputEnable_O(Tile_X7Y6_OutputEnable_O),
+ .FrameData(Tile_X6Y6_FrameData_O),
+ .FrameData_O(Tile_X7Y6_FrameData_O),
+ .FrameStrobe(Tile_X7_FrameStrobe),
+ .FrameStrobe_O(Tile_X7Y6_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X1Y7_S_term_single (
+ .S1END(Tile_X1Y6_S1BEG[3:0]),
+ .S2MID(Tile_X1Y6_S2BEG[7:0]),
+ .S2END(Tile_X1Y6_S2BEGb[7:0]),
+ .S4END(Tile_X1Y6_S4BEG[15:0]),
+ .SS4END(Tile_X1Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X1Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X1Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X1Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X1Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X1Y7_NN4BEG[15:0]),
+ .Co(Tile_X1Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X1Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X1Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X1_FrameStrobe),
+ .FrameStrobe_O(Tile_X1Y7_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X2Y7_S_term_single (
+ .S1END(Tile_X2Y6_S1BEG[3:0]),
+ .S2MID(Tile_X2Y6_S2BEG[7:0]),
+ .S2END(Tile_X2Y6_S2BEGb[7:0]),
+ .S4END(Tile_X2Y6_S4BEG[15:0]),
+ .SS4END(Tile_X2Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X2Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X2Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X2Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X2Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X2Y7_NN4BEG[15:0]),
+ .Co(Tile_X2Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X2Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X2Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X2_FrameStrobe),
+ .FrameStrobe_O(Tile_X2Y7_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X3Y7_S_term_single (
+ .S1END(Tile_X3Y6_S1BEG[3:0]),
+ .S2MID(Tile_X3Y6_S2BEG[7:0]),
+ .S2END(Tile_X3Y6_S2BEGb[7:0]),
+ .S4END(Tile_X3Y6_S4BEG[15:0]),
+ .SS4END(Tile_X3Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X3Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X3Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X3Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X3Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X3Y7_NN4BEG[15:0]),
+ .Co(Tile_X3Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X3Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X3Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X3_FrameStrobe),
+ .FrameStrobe_O(Tile_X3Y7_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X4Y7_S_term_single (
+ .S1END(Tile_X4Y6_S1BEG[3:0]),
+ .S2MID(Tile_X4Y6_S2BEG[7:0]),
+ .S2END(Tile_X4Y6_S2BEGb[7:0]),
+ .S4END(Tile_X4Y6_S4BEG[15:0]),
+ .SS4END(Tile_X4Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X4Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X4Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X4Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X4Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X4Y7_NN4BEG[15:0]),
+ .Co(Tile_X4Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X4Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X4Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X4_FrameStrobe),
+ .FrameStrobe_O(Tile_X4Y7_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X5Y7_S_term_single (
+ .S1END(Tile_X5Y6_S1BEG[3:0]),
+ .S2MID(Tile_X5Y6_S2BEG[7:0]),
+ .S2END(Tile_X5Y6_S2BEGb[7:0]),
+ .S4END(Tile_X5Y6_S4BEG[15:0]),
+ .SS4END(Tile_X5Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X5Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X5Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X5Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X5Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X5Y7_NN4BEG[15:0]),
+ .Co(Tile_X5Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X5Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X5Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X5_FrameStrobe),
+ .FrameStrobe_O(Tile_X5Y7_FrameStrobe_O)
+ );
+
+ S_term_single Tile_X6Y7_S_term_single (
+ .S1END(Tile_X6Y6_S1BEG[3:0]),
+ .S2MID(Tile_X6Y6_S2BEG[7:0]),
+ .S2END(Tile_X6Y6_S2BEGb[7:0]),
+ .S4END(Tile_X6Y6_S4BEG[15:0]),
+ .SS4END(Tile_X6Y6_SS4BEG[15:0]),
+ .N1BEG(Tile_X6Y7_N1BEG[3:0]),
+ .N2BEG(Tile_X6Y7_N2BEG[7:0]),
+ .N2BEGb(Tile_X6Y7_N2BEGb[7:0]),
+ .N4BEG(Tile_X6Y7_N4BEG[15:0]),
+ .NN4BEG(Tile_X6Y7_NN4BEG[15:0]),
+ .Co(Tile_X6Y7_Co[0:0]),
+ .UserCLK(UserCLK),
+ .UserCLKo(Tile_X6Y7_UserCLKo),
+ .OutputEnable(OutputEnable),
+ .OutputEnable_O(Tile_X6Y7_OutputEnable_O),
+ .FrameStrobe(Tile_X6_FrameStrobe),
+ .FrameStrobe_O(Tile_X6Y7_FrameStrobe_O)
+ );
+
+
+endmodule
diff --git a/verilog/rtl/models_pack.v b/verilog/rtl/models_pack.v
new file mode 100644
index 0000000..7dae755
--- /dev/null
+++ b/verilog/rtl/models_pack.v
@@ -0,0 +1,527 @@
+// SPDX-FileCopyrightText:
+// 2022 Nguyen Dao
+// 2022 Myrtle Shah
+//
+// Licensed under the Apache License, Version 2.0 (the "License");
+// you may not use this file except in compliance with the License.
+// You may obtain a copy of the License at
+//
+// http://www.apache.org/licenses/LICENSE-2.0
+//
+// Unless required by applicable law or agreed to in writing, software
+// distributed under the License is distributed on an "AS IS" BASIS,
+// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
+// See the License for the specific language governing permissions and
+// limitations under the License.
+//
+// SPDX-License-Identifier: Apache-2.0
+
+// Models for the embedded FPGA fabric
+// LHD1 Latch area 11.76
+//`timescale 1ns/1ns
+/* module LHD1_old (D, E, Q, QN);
+ input D; // global signal 1: configuration, 0: operation
+ input E;
+ output Q;
+ output QN;
+
+ wire M_set_gate, M_reset_gate;
+ wire S_set_gate, S_reset_gate;
+ wire M_q, M_qn;
+ wire S_q, S_qn;
+
+ // master
+ assign M_set_gate = ~(D & E);
+ assign M_reset_gate = ~((~D) & E);
+ assign M_q = ~(M_qn & M_set_gate);
+ assign M_qn = ~(M_q & M_reset_gate);
+
+ assign Q = M_q;
+ assign QN = M_qn;
+
+endmodule
+
+module LHQD1 (input D, E, output reg Q);
+ always @(*) begin
+ if (E == 1'b1) begin
+ Q = D;
+ end
+ end
+endmodule
+
+module LHQD1_old (D, E, Q);
+ input D;// global signal 1: configuration, 0: operation
+ input E;
+ output Q;
+
+ wire M_set_gate;
+ wire M_reset_gate;
+ wire M_q;
+ wire M_qn;
+
+// master
+ assign M_set_gate = ~(D & E);
+ assign M_reset_gate = ~((~D) & E);
+ assign M_q = ~(M_qn & M_set_gate);
+ assign M_qn = (M_q & M_reset_gate);
+
+ assign Q = M_q;
+
+endmodule */
+
+module LHQD1 (input D, E, output reg Q, QN);
+ always @(*)
+ begin
+ if (E == 1'b1) begin
+ Q = D;
+ QN = ~D;
+ end
+ end
+endmodule
+
+// (MUX4PTv4) and 1.2ns (MUX16PTv2) in worse case when all select bits=0, so I think they work fine with f=50MHz.
+// The area are HxW = 7um x 9.86um (MUX4PTv4) and 7um x 44.72um (MUX16PTv2).
+// Please note, the pins are named as IN1, IN2, ..., IN16 for inputs, S1, .., S4 for selects and OUT for output.
+
+module MUX4PTv4 (IN1, IN2, IN3, IN4, S1, S2, O);
+ input IN1;
+ input IN2;
+ input IN3;
+ input IN4;
+ input S1;
+ input S2;
+ output O;
+ reg O;
+ wire [1:0] SEL;
+
+ assign SEL = {S2,S1};
+ always @(*)
+ begin
+ case(SEL)
+ 2'b00:O = IN1;
+ 2'b01:O = IN2;
+ 2'b10:O = IN3;
+ 2'b11:O = IN4;
+ default:O = 1'b0;
+ endcase
+ end
+
+endmodule
+
+module MUX16PTv2 (IN1, IN2, IN3, IN4, IN5, IN6, IN7, IN8, IN9, IN10, IN11, IN12, IN13, IN14, IN15, IN16, S1, S2, S3, S4, O);
+ input IN1;
+ input IN2;
+ input IN3;
+ input IN4;
+ input IN5;
+ input IN6;
+ input IN7;
+ input IN8;
+ input IN9;
+ input IN10;
+ input IN11;
+ input IN12;
+ input IN13;
+ input IN14;
+ input IN15;
+ input IN16;
+ input S1;
+ input S2;
+ input S3;
+ input S4;
+ output O;
+ reg O;
+ wire [3:0] SEL;
+
+ assign SEL = {S4,S3,S2,S1};
+ always @(*)
+ begin
+ case(SEL)
+ 4'b0000: O = IN1;
+ 4'b0001: O = IN2;
+ 4'b0010: O = IN3;
+ 4'b0011: O = IN4;
+ 4'b0100: O = IN5;
+ 4'b0101: O = IN6;
+ 4'b0110: O = IN7;
+ 4'b0111: O = IN8;
+ 4'b1000: O = IN9;
+ 4'b1001: O = IN10;
+ 4'b1010: O = IN11;
+ 4'b1011: O = IN12;
+ 4'b1100: O = IN13;
+ 4'b1101: O = IN14;
+ 4'b1110: O = IN15;
+ 4'b1111: O = IN16;
+ default: O = 1'b0;
+ endcase
+ end
+
+endmodule
+
+module my_buf (A, X);
+ input A;
+ output X;
+ assign X = A;
+endmodule
+
+module cus_mux41 (A0, A1, A2, A3, S0, S0N, S1, S1N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ output X;
+ reg X;
+ wire [1:0] SEL;
+
+ assign SEL = {S1,S0};
+ always @(*)
+ begin
+ case(SEL)
+ 2'b00:X = A0;
+ 2'b01:X = A1;
+ 2'b10:X = A2;
+ 2'b11:X = A3;
+ default:X = 1'b0;
+ endcase
+ end
+endmodule
+
+module cus_mux41_buf (A0, A1, A2, A3, S0, S0N, S1, S1N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ output X;
+ reg X;
+ wire [1:0] SEL;
+
+ assign SEL = {S1,S0};
+ always @(*)
+ begin
+ case(SEL)
+ 2'b00:X = A0;
+ 2'b01:X = A1;
+ 2'b10:X = A2;
+ 2'b11:X = A3;
+ default:X = 1'b0;
+ endcase
+ end
+endmodule
+
+module my_mux2 (A0, A1, S, X);
+ input A0;
+ input A1;
+ input S;
+ output X;
+ reg X;
+ wire SEL;
+
+ assign SEL = S;
+ always @(*)
+ begin
+ case(SEL)
+ 1'b0:X = A0;
+ 1'b1:X = A1;
+ default:X = 1'b0;
+ endcase
+ end
+endmodule
+
+module cus_mux81 (A0, A1, A2, A3, A4, A5, A6, A7, S0, S0N, S1, S1N, S2, S2N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input A4;
+ input A5;
+ input A6;
+ input A7;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ input S2;
+ input S2N;
+ output X;
+
+ wire cus_mux41_out0;
+ wire cus_mux41_out1;
+
+ cus_mux41 cus_mux41_inst0(
+ .A0 (A0),
+ .A1 (A1),
+ .A2 (A2),
+ .A3 (A3),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out0)
+ );
+
+ cus_mux41 cus_mux41_inst1(
+ .A0 (A4),
+ .A1 (A5),
+ .A2 (A6),
+ .A3 (A7),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out1)
+ );
+
+ my_mux2 my_mux2_inst(
+ .A0(cus_mux41_out0),
+ .A1(cus_mux41_out1),
+ .S (S2),
+ .X (X)
+ );
+endmodule
+
+module cus_mux81_buf (A0, A1, A2, A3, A4, A5, A6, A7, S0, S0N, S1, S1N, S2, S2N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input A4;
+ input A5;
+ input A6;
+ input A7;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ input S2;
+ input S2N;
+ output X;
+
+ wire cus_mux41_buf_out0;
+ wire cus_mux41_buf_out1;
+
+ cus_mux41_buf cus_mux41_buf_inst0(
+ .A0 (A0),
+ .A1 (A1),
+ .A2 (A2),
+ .A3 (A3),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out0)
+ );
+
+ cus_mux41_buf cus_mux41_buf_inst1(
+ .A0 (A4),
+ .A1 (A5),
+ .A2 (A6),
+ .A3 (A7),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out1)
+ );
+
+ my_mux2 my_mux2_inst(
+ .A0(cus_mux41_buf_out0),
+ .A1(cus_mux41_buf_out1),
+ .S (S2),
+ .X (X)
+ );
+endmodule
+
+module cus_mux161 (A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10, A11, A12, A13, A14, A15, S0, S0N, S1, S1N, S2, S2N, S3, S3N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input A4;
+ input A5;
+ input A6;
+ input A7;
+ input A8;
+ input A9;
+ input A10;
+ input A11;
+ input A12;
+ input A13;
+ input A14;
+ input A15;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ input S2;
+ input S2N;
+ input S3;
+ input S3N;
+ output X;
+
+ wire cus_mux41_out0;
+ wire cus_mux41_out1;
+ wire cus_mux41_out2;
+ wire cus_mux41_out3;
+
+ cus_mux41 cus_mux41_inst0(
+ .A0 (A0),
+ .A1 (A1),
+ .A2 (A2),
+ .A3 (A3),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out0)
+ );
+
+ cus_mux41 cus_mux41_inst1(
+ .A0 (A4),
+ .A1 (A5),
+ .A2 (A6),
+ .A3 (A7),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out1)
+ );
+
+ cus_mux41 cus_mux41_inst2(
+ .A0 (A8),
+ .A1 (A9),
+ .A2 (A10),
+ .A3 (A11),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out2)
+ );
+
+ cus_mux41 cus_mux41_inst3(
+ .A0 (A12),
+ .A1 (A13),
+ .A2 (A14),
+ .A3 (A15),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_out3)
+ );
+
+ cus_mux41 cus_mux41_inst4(
+ .A0 (cus_mux41_out0),
+ .A1 (cus_mux41_out1),
+ .A2 (cus_mux41_out2),
+ .A3 (cus_mux41_out3),
+ .S0 (S2),
+ .S0N(S2N),
+ .S1 (S3),
+ .S1N(S3N),
+ .X (X)
+ );
+endmodule
+
+module cus_mux161_buf (A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10, A11, A12, A13, A14, A15, S0, S0N, S1, S1N, S2, S2N, S3, S3N, X);
+ input A0;
+ input A1;
+ input A2;
+ input A3;
+ input A4;
+ input A5;
+ input A6;
+ input A7;
+ input A8;
+ input A9;
+ input A10;
+ input A11;
+ input A12;
+ input A13;
+ input A14;
+ input A15;
+ input S0;
+ input S0N;
+ input S1;
+ input S1N;
+ input S2;
+ input S2N;
+ input S3;
+ input S3N;
+ output X;
+
+ wire cus_mux41_buf_out0;
+ wire cus_mux41_buf_out1;
+ wire cus_mux41_buf_out2;
+ wire cus_mux41_buf_out3;
+
+ cus_mux41_buf cus_mux41_buf_inst0(
+ .A0 (A0),
+ .A1 (A1),
+ .A2 (A2),
+ .A3 (A3),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out0)
+ );
+
+ cus_mux41_buf cus_mux41_buf_inst1(
+ .A0 (A4),
+ .A1 (A5),
+ .A2 (A6),
+ .A3 (A7),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out1)
+ );
+
+ cus_mux41_buf cus_mux41_buf_inst2(
+ .A0 (A8),
+ .A1 (A9),
+ .A2 (A10),
+ .A3 (A11),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out2)
+ );
+
+ cus_mux41_buf cus_mux41_buf_inst3(
+ .A0 (A12),
+ .A1 (A13),
+ .A2 (A14),
+ .A3 (A15),
+ .S0 (S0),
+ .S0N(S0N),
+ .S1 (S1),
+ .S1N(S1N),
+ .X (cus_mux41_buf_out3)
+ );
+
+ cus_mux41_buf cus_mux41_buf_inst4(
+ .A0 (cus_mux41_buf_out0),
+ .A1 (cus_mux41_buf_out1),
+ .A2 (cus_mux41_buf_out2),
+ .A3 (cus_mux41_buf_out3),
+ .S0 (S2),
+ .S0N(S2N),
+ .S1 (S3),
+ .S1N(S3N),
+ .X (X)
+ );
+endmodule
diff --git a/verilog/rtl/user_defines.v b/verilog/rtl/user_defines.v
index d16d493..91dad5d 100644
--- a/verilog/rtl/user_defines.v
+++ b/verilog/rtl/user_defines.v
@@ -50,41 +50,41 @@
// up in a state that can be used immediately without depending on
// the management SoC to run a startup program to configure the GPIOs.
-`define USER_CONFIG_GPIO_5_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_6_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_7_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_8_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_9_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_10_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_11_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_12_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_13_INIT `GPIO_MODE_INVALID
+`define USER_CONFIG_GPIO_5_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_6_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_7_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_8_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_9_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_10_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_11_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_12_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_13_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
// Configurations of GPIO 14 to 24 are used on caravel but not caravan.
-`define USER_CONFIG_GPIO_14_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_15_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_16_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_17_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_18_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_19_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_20_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_21_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_22_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_23_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_24_INIT `GPIO_MODE_INVALID
+`define USER_CONFIG_GPIO_14_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_15_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_16_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_17_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_18_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_19_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_20_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_21_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_22_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_23_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_24_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
-`define USER_CONFIG_GPIO_25_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_26_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_27_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_28_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_29_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_30_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_31_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_32_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_33_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_34_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_35_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_36_INIT `GPIO_MODE_INVALID
-`define USER_CONFIG_GPIO_37_INIT `GPIO_MODE_INVALID
+`define USER_CONFIG_GPIO_25_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_26_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_27_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_28_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_29_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_30_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_31_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_32_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_33_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_34_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_35_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_36_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
+`define USER_CONFIG_GPIO_37_INIT `GPIO_MODE_USER_STD_BIDIRECTIONAL
`endif // __USER_DEFINES_H
diff --git a/verilog/rtl/wrapper_gf180.v b/verilog/rtl/wrapper_gf180.v
new file mode 100644
index 0000000..2d3c5bf
--- /dev/null
+++ b/verilog/rtl/wrapper_gf180.v
@@ -0,0 +1,147 @@
+// SPDX-FileCopyrightText:
+// 2022 Nguyen Dao
+// 2022 Myrtle Shah
+//
+// Licensed under the Apache License, Version 2.0 (the "License");
+// you may not use this file except in compliance with the License.
+// You may obtain a copy of the License at
+//
+// http://www.apache.org/licenses/LICENSE-2.0
+//
+// Unless required by applicable law or agreed to in writing, software
+// distributed under the License is distributed on an "AS IS" BASIS,
+// WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
+// See the License for the specific language governing permissions and
+// limitations under the License.
+//
+// SPDX-License-Identifier: Apache-2.0
+
+module user_project_wrapper(
+`ifdef USE_POWER_PINS
+ inout vdd, // User area 5.0V supply
+ inout vss, // User area ground
+`endif
+ // Wishbone Slave ports (WB MI A)
+ input wb_clk_i,
+ input wb_rst_i,
+ input wbs_stb_i,
+ input wbs_cyc_i,
+ input wbs_we_i,
+ input [3:0] wbs_sel_i,
+ input [31:0] wbs_dat_i,
+ input [31:0] wbs_adr_i,
+ output wbs_ack_o,
+ output [31:0] wbs_dat_o,
+
+ // Logic Analyzer Signals
+ input [63:0] la_data_in,
+ output [63:0] la_data_out,
+ input [63:0] la_oenb,
+
+ // IOs
+ input [`MPRJ_IO_PADS-1:0] io_in,
+ output [`MPRJ_IO_PADS-1:0] io_out,
+ output [`MPRJ_IO_PADS-1:0] io_oeb,
+
+ // Independent clock (on independent integer divider)
+ input user_clock2,
+
+ // User maskable interrupt signals
+ output [2:0] user_irq
+);
+ assign wbs_ack_o = 1'b0;
+ assign wbs_dat_o = 32'b0;
+ assign user_irq = 3'b0;
+
+ wire config_clk = io_in[5];
+ wire fd_shift = io_in[6];
+ wire fd_data = io_in[7];
+ wire rs_reset = io_in[8];
+ wire rs_incr = io_in[9];
+ wire rs_strobe = io_in[10];
+ wire global_oe = io_in[11];
+
+ localparam NumberOfRows = 6;
+ localparam NumberOfCols = 8;
+ localparam FrameBitsPerRow = 32;
+ localparam MaxFramesPerCol = 36;
+
+ wire wl_test = io_in[16];
+ wire bl0_test = io_in[17];
+ wire bl1_test = io_in[18];
+ wire [1:0] sram_test_out;
+
+ reg [(NumberOfRows*FrameBitsPerRow)-1:0] fdr;
+ wire [(NumberOfCols*MaxFramesPerCol)-1:0] fstb;
+ reg [15:0] fstb_ctr;
+
+ always @(posedge config_clk) begin
+ if (fd_shift)
+ fdr <= {fd_data, fdr[(NumberOfRows*FrameBitsPerRow)-1:1]};
+ if (rs_reset)
+ fstb_ctr <= 0;
+ else if (rs_incr)
+ fstb_ctr <= fstb_ctr + 1'b1;
+ end
+
+ generate
+ genvar ii;
+ for (ii = 0; ii < (NumberOfCols*MaxFramesPerCol); ii = ii + 1'b1) begin : frame_ands
+ // Force an AND cell to ensure glitch free logic
+ gf180mcu_fd_sc_mcu7t5v0__and2_2 rs_and(.A1(fstb_ctr == ii), .A2(rs_strobe), .Z(fstb[ii]));
+ end
+ endgenerate
+
+ // unused (shared with caravel)
+ assign io_oeb[4:0] = 5'b11111;
+ assign io_out[4:0] = 5'b00000;
+ // fixed purpose
+ assign io_oeb[10:5] = 6'b111111;
+ // unused currently
+ assign io_oeb[13:12] = 2'b00;
+
+ gf180mcu_fpga_bitmux sram_test0_i (
+ .WL(wl_test),
+ .BLP(bl0_test),
+ .BLN(~bl0_test),
+ .Q(io_out[12]),
+ .I(la_data_in[0]),
+ .O(la_data_out[0])
+ );
+
+ gf180mcu_fpga_bitmux sram_test1_i (
+ .WL(wl_test),
+ .BLP(bl1_test),
+ .BLN(~bl1_test),
+ .Q(io_out[13]),
+ .I(la_data_in[1]),
+ .O(la_data_out[1])
+ );
+
+ eFPGA_top Inst_eFPGA_top(
+ .I_top(io_out[37:14]),
+ .T_top(io_oeb[37:14]),
+ .O_top(io_in[37:14]),
+ .CLK(io_in[5]),
+ .OutputEnable(global_oe),
+ .FrameRegister(fdr),
+ .FrameSelect(fstb)
+ );
+
+endmodule
+
+(* blackbox *)
+module gf180mcu_fd_sc_mcu7t5v0__and2_2(
+ input A1, A2, output Z
+);
+ assign Z = A1 & A2;
+endmodule
+
+(* blackbox *)
+module gf180mcu_fpga_bitmux(
+ input WL, BLP, BLN,
+ inout I, inout O,
+ output Q, QN
+);
+endmodule
+
