verilog/s8_osu130_dly1.v

// type: DLY1 
`timescale 1ns/10ps
`celldefine
module DLY1 (Y, A);
	output Y;
	input A;

	// Function
	buf (Y, A);

	// Timing
	specify
		(A => Y) = 0;
	endspecify
endmodule
`endcelldefine