SET	RESET	CLK_N	D	VPWR	VGND	:	Qt	:	Qt+1	Comments
0	1	?	?	1	0	:	?	:	0	Asserting reset
0	*	?	?	1	0	:	0	:	0	Changing reset
1	?	?	?	1	0	:	?	:	1	Asserting set (dominates reset)
*	0	?	?	1	0	:	1	:	1	Changing set
0	?	(01)	0	1	0	:	?	:	0	rising clock
?	0	(01)	1	1	0	:	?	:	1	rising clock
0	?	p	0	1	0	:	0	:	0	potential rising clock
?	0	p	1	1	0	:	1	:	1	potential rising clock
0	0	n	?	1	0	:	?	:	-	Clock falling register output does not change
0	0	?	*	1	0	:	?	:	-	Changing Data
?	?	?	?	*	0	:	?	:	x	any change on vpwr
?	?	?	?	?	*	:	?	:	x	any change on vgnd